Verilog RTL ravnanje prekinitev Trigonometrija n interruprt jasno, hkrati potreben?

[wls]

Hello. Pišem timer števec z APB vmesnik (slave). Na vsakem overflow štetje ali vhodni signal zajem, je ustvarila pulz sprožilec. Prekinitev omogoča register, interrrupt register in register jasno prekinitev prebivanja na slave strani APB? Če je jasno, register, (1), prekinitev je jasen in jasno je, auto jasna. Kako napišem Verilog RTL za ravnanje istočasno prekinitev signala in jasen signal, če je tako sprožila istem času. Ali lahko kdorkoli izročiti primer RTL kodeks ravnanja in jasno prekinitev prekine hkrati. Dolgo časa nisem pisati Verilog, večina pozabila. Cenim pomoč ..... S spoštovanjem.

 

[ravurig]

V RTL, anketa za prekinitev statusa. Če je jasno, prekine. Če uporabljate "roko" enostavno testbench, spremeniti C-kodo za dodajanje rutinsko ISR.

 

[wls]

Hello. Pišem Verilog testbench, da ga test? Ali moramo upoštevati prejšnje prekinitve in naslednji prekine? Naj povedati jasno in int sproži zgodi istočasno. Jasno mora jasno prejšnje prekinitve in hkrati int sprožilec, ki jih ta prekinitev? Ali u so kode vzorec Verilog? I priložen v pdf int n jasne logike. int Trigonometrija je nastavljena, ko zazna int, tako da možnosti je, da je določena s prejšnjo int. Zato je treba jasno cear prejšnjega in int Trigonometrija je mogoče nastaviti z novimi int. Ko bo jasno, jasno, int Trigonometrija, se bo samodejno jasno. Upam, da se lahko dajo na primer? Thx.