Nujno! [Frekvenco divider]

J

jianhuachews

Guest
Hi lahko kdorkoli zagotovi me VHDL kode za delimo s 50 vezje frekvenco divider z flip-flops? Hvala v adv.
 
Ali ste google za kodo? Tu lahko najdete kodo za frekvenco divider na spletu.
 
Tukaj je koda: [url = http://vhdlguru.blogspot.com/2011/03/clock-frequency-converter-in-vhdl.html] VHDL kodiranje nasveti in triki: Ura Frekvenčni pretvornik v VHDL [/url]
 
Tukaj je koda: [url = http://vhdlguru.blogspot.com/2011/03/clock-frequency-converter-in-vhdl.html] VHDL kodiranje nasveti in triki: Clock Frequency pretvornik v VHDL [/url]
Wats up mr. slepar ... @ Jianhuachews: Tukaj je koda (synthesizable): [url = http://www.vhdlcodes.com/2010/08/vhdl-code-for-clock-divider.html] All About VHDL kode, PCB Oblikovanje in AVR: VHDL koda za Divider Clock [/url]
 
@ Jimmy_tag, nisem prepričan, da ste videli oba povezanih spletnih straneh. kodo med obema je drugačen. Na primer, poskusite obe različici z razkorak vrednost nastavljena na 2. Ti se ne obnašajo enako, z vašo različico prikazovanje 110110110110 in 101010101010 drugi ustvarjajo. Vaša različica lahko sklepamo, dodatno logiko, kot ste uporabili manj kot primerjavo, namesto da bi primerjali =. obe različici uporabite 1 dodatno bit v poleg tega z Vipin je potencialno Pridobivanje 32b Poleg tega v vseh primerih.
Code:
 if (CNT = 1) potem CNT
 
hey guys bi lahko kdorkoli povej mi, kaj je razlika med ieee.std_logic_arith.all uporabo, in uporabo ieee.numeric_std.all;? Prav tako ... Kaj pomeni, ko je "if (števec <divide/2-1), nato pa" še naprej s kodo .. Ne razumem, zakaj bi jaz to za razkorak za 50 freq delilnika ..
Code:
 if (rising_edge (Clk)) potem, če (števec <divide/2-1) potem števec
 
program
Code:
 knjižnica IEEE; uporabo IEEE.std_logic_1164.all, uporaba IEEE.numeric_std.all, subjekt lab3C je vrata (Clk, nreset: v std_logic; output_clk: od std_logic; divide_value: v integer); end; arhitektura Vedenje lab3C je signal števec, deli: integer: = 0; začeli deliti
 

Welcome to EDABoard.com

Sponsor

Back
Top