z nizi pristanišče v bloku procesu

[Richard Divakar Vemagiri]

Hi, plz pomoč mi s tem .. [FONT = "Comic Sans MS"] Podjetje FFT je vrata (vhod: v matriki (0 do 7) od števila); end FFT; [/FONT] Error - v bližini "Niz": pričakovali NIZ ali IDENTIFIKATOR ali

 

[permute]

morate prijaviti vrsto. po možnosti v paketu. npr: tip je my_input_type array (naravno območje) integer, če je to v paketu, potem lahko vključujejo paket v vsaki datoteki, ki instantiates ali opredeljuje FFT.

 

[Richard Divakar Vemagiri]

hi permute, oprosti za zamudo dobili nazaj. ampak hvala za odgovor ur. V resnici sem bil ni jasno, kako u želel storiti, da paket stvari. Can u samo povej mi, kako napisati paket blok, in če jaz bi ga uvrstili v urejevalnik besedila? Oprosti, ampak jaz sem novi v VHDL in im 'učiti ... Zahvala vi, Richard [QUOTE = permute; 858784]. Morate prijaviti vrsto. po možnosti v paketu. npr: tip je my_input_type array (naravno območje) integer, če je to v paketu, potem lahko vključujejo paket v vsaki datoteki, ki instantiates ali opredeljuje FFT [/QUOTE].

 

[mrflibble]

... Oprosti, ampak jaz sem novi v VHDL in im "učiti ...

Ašiča sveta, kot nekaj zelo dobrih [url = http://www.asic-world.com/vhdl/index.html] VHDL tutorials [/url]. Upam, da vam pomaga na poti!

 

[Richard Divakar Vemagiri]

[FONT = "Microsoft Sans Serif"] paket PCK je vrsta my_input_type je array (0 do 7) od celega števila; koncu PCK; paket telo PCK je konec PCK; knjižnica ieee; uporabo ieee.std_logic_1164.all; uporabo ieee.std_logic_arith.all ; uporabo ieee.std_logic_textio.all, uporaba work.pck.all, podjetje FFT je vrata (vhod: InOut my_input_type; O1: iz my_input_type); end FFT, arhitektura fft_arch FFT je začel proces (input) spremenljivka j, n1, temp : integer; spremenljivko i: integer; začne j: = 0; for i in 0-7 zanke n1: = 4; while (j> = n1) zanke j: = j - n1, n1: = n1 / 2; zanka konec ; j: = j + n1, če (i <j), potem temp: = input (i), vhod (i)

 

[TrickyDicky]

ste zagnati simulacijo za kakršno koli obdobje? Kakšno simulacijo si ti teče? RTL ali Post sintezo [COLOR = "Silver"]? [SIZE = 1 ]---------- Post doda ob 10:34 ---------- Previous post je bil ob 10:33 ----------[/SIZE] [/COLOR] Actually - gledaš oznake - kaj izhod imaš od tega? Im 'ugibati, da imaš napake, saj ne moreš uporabiti celo kot InOut vrata, ker ni rešeno.

 

[Richard Divakar Vemagiri]

Hi TrickyDicky, nisem dobil nobenih napak. I zbrati kodo, in pravi, da zbiranje je bila uspešna. Jaz sem z uporabo "ModelSim PE Student Edition 10,0" za simulacijo. Torej po odvzemu, i kliknite na "Start Simulacija" in vse deluje dobro. Zdaj wen i veljavnosti vrednosti v array "vnos" in kliknite "teči", i pričakujejo izhod "O1" array, da so nekatere vrednote, coz da je zadnja vrstica v moji kodo rek "O1

 

[TrickyDicky]

Simulacija je verjetno teče, in bo trajala, dokler ga ne ustavi, razen če bi sistem deloval za določeno časovno obdobje. V VHDL, resolucija funkcija omogoča signal, ki se vozijo iz dveh virov. Najboljši primer v VHDL je std_logic, kot je to rešeno. Če to naredite v kodi: slv