Xilinx ISE WebPack 9.1i sp 3, odvisnih ura opozorilo

[cyboman]

Jaz sem novi v digitalno obliko in ne vem, orodja, ki dobro. Jaz sem z uporabo nexys 2 FPGA in Xilinx ISE WebPack 9.1i sp 3 za sintezo in izvajanje. i so kodirani preprost johnson števec, ampak po izvajanju sem dobil naslednje opozorilo:

Ustvaril Netgen log datoteko 'time_sim.nlf ". Izvajanje C: \\ Xilinx91i \\ bin \\ NT \\ bitgen.exe-intstyle ise-f "johnson_counter_top.ut" "johnson_counter_top.ncd" "johnson_counter_top" "johnson_counter_top.pcf" PhysDesignRules: 372 - odvisnih uro. Ura net clk_out ki izvirajo z combinatorial pin. To ni dobro oblikovanje prakse. Uporabi pin CE za nadzor nalaganje podatkov v flip-flop. Izvajanje ver1-> rev1: 0 napaka (s), 1 opozorilo (s) Izvajanje končal z opozorilom (-i).

zasnovo se zdi, da dela, ampak jaz bi še vedno rad vedel, kaj pomeni opozorilo. lahko nekdo razloži kaj to pomeni in kako lahko to popravimo opozorilo. koli pomoč in spoznanj so cenjeni.

 

[vipinlal]

Ali lahko objavite svojo kodo? - Vipin http://vhdlguru.blogspot.com/

 

[cyboman]

tukaj je

 modul johnson_counter_top (vhod žice [03:03] btn, vhod žice mclk, vhod žice [04:00] sw, proizvodnja žice [07:00] ld), žice clk_out;. clkdiv # (COUNTER_WIDTH ( 24), INDEX_WIDTH (5)) u0 (reset (btn [03:03]), CLK (mclk), indeks (sw), clk_out (clk_out));..... johnson_counter # (N (8)). U1 (CLK (clk_out), reset (btn [03:03]), q (ld)...); endmodule modul clkdiv # (parameter COUNTER_WIDTH = 24, parameter INDEX_WIDTH = 5) (izhodne žice clk_out, vhod žice CLK, vhod žice reset, vhod žice [INDEX_WIDTH-1: 0] index); registracija [COUNTER_WIDTH-1: 0] pult; / / binarni števec vedno @ (posedge CLK ali posedge ponastavitev) začeti if (Reset == 1) začne števec

 

[dilinx]

Hi cyboman, opozorilo se govori o problem in rešitev. V FPGA, da bi se izognili časovni vprašanja ura usmerjanje je podana posebno pozorni ... si ne moremo pustiti ura, da gredo na pot podatkov. To bo opozorilo .... Dont vrata uro, če je to potrebno, uporabi virov ura FPGA (BUFGCTRL, BUFGCE itd)

 

[vipinlal]

Pred kratkim sem videl te vrste kodo tukaj: http://www.sunburst-design.com/papers/CummingsSNUG2003Boston_Resets.pdf Samo pojdi skozi pdf.They so pojasnili, kako se vaša koda je bo dobil sintetizira v skladu s tem pogojem, in kako se izogniti takšno konstrukcijo. - Vipin http://vhdlguru.blogspot.com/

 

[dilinx]

Hi cyboman, ga je videti na ur zasnove je jasno, da bo "clkdiv" modul ur oblikovanja izvaja z uporabo LUTs in FFS .... da pomeni "clk_out« se dogaja na poti podatkov .... Da bi se izognili temu uporabljati diklorometan ali PLL za "clkdiv" modul .....

 

[cyboman]

dilinx i res cenim pomoč, vendar je manjši problem. Res sem novi v digitalno obliko in FPGA na splošno. Tako sem novega za to, da tudi, ko sem prebral tutorials i jih ne razumejo. Jaz bi cenili, če bi lahko pomagal pri izvajanju vaš predlog. Kako lahko uporabljam diklorometan ali PLL za modul clkdiv? Prav tako bi pomagal vedeti, kaj je DCM? (Mislim, da vem kaj je PLL, faza zaklenjena zanka). Vsaka pomoč je cenjena ps. Vem, da bi bilo neprimerno, da postavljajo vprašanja, kot je moja na forumih, kot ti, ampak sem, kot pravijo, noob. Jaz bi res radi naučili, na žalost pa imam nikogar v bližini, da me uči, ali prosi za pomoč.

 

[dilinx]

PLL ali DCM, lahko u jih costomize v coregen in ga instantiate v vašem top modul (namesto "clkdiv" modul )..... Za več podrobnosti o DCM in PLL iti skozi navodila Xilinx FPGA ..... če u so kakršne koli dvome, povej mi .....