Xilinx FPGA usmerjevalnik napake, lahko nekdo me heip?

[shoufeng_luo]

Pozdravljeni vsi, ki ga uporabljam par signalov LVDS kot razliko clks diklorometana, pri izvajanju načrta, jaz srečati zmota, kot sledi: To design vsebuje par pair.The LVDS obveznosti obveščanja je treba palced v posebnih structure.What relatice naj storim, da popravi napako? Hvala!

 

[maksya]

Kraj zatiči pravilno!Obstajati mora nekaj smernic v dokumentacijo za vaš Xilinx FPGA besedilu "PCB Postavitev" ali "Pad umestitev & DC smernice".Na primer, altera je ciklon imajo takšne omejitve:

- Enojno surovine, se lahko dajo v promet samo štiri ali več ploščic stran od razlike pad.
- Enojno rezultatov in dvosmerno blazinice lahko dajo pet ali več ploščic stran od razlike pad.

 

[EDALIST]

ste v velik problem, saj so namenjeni igle (vi probebly uporabo GC).

edina rešitev vidim je, da uporabite uro kot eno uro se je končalo signal.

 

[shoufeng_luo]

Hvala veliko, par diferencialnih signalov bi moral biti povezan par diferencialnih ploščic fpga.But sem jih povezati dva plošče ne pair.So napako happens.I dolžni uporabiti Sigle končala colck.