Vprašanje z Spartan 3 / I vrata initialization

[EDA_hg81]

Imam že rabljen malo I / O zatiči za Spartan 3 za uresničevanje moči zaporedje, časovni interval med njimi je ključnega pomena.

Problem je, ko moč na celotnem sistemu, v času vseh teh initialization / I vrata so usmerjene k visokim ob istem času in nato vse so usmerjene na nizke.

Problem je nad situacijo, je nemogoče uresničiti moči zaporedje, saj so vsi V / I vrata so usmerjene na visoke, hkrati pa bo poudarek na vseh MOSFET.

Kako moči jaz pritrditi to?

Naj povezavo buffer med FPGA in MOSFET.

Hvala.

 

[news]

"123456" to nie tylko ciąg liczb pierwszych. Okazuje się, że to jedno z najczęściej używanych haseł w sieci. Specjaliści od bezpieczeństwa biją na alarm - większość internautów nie zdaje sobie sprawy, że dostęp do ich konta bankowego, serwisów społecznościowych i skrzynek mailowych jest zagrożony.

Read more...

 

[bis_]

Ni način za nadziranje I / O do konca konfiguracije procesa, žal.Lahko uporabite SESTAVLJENO signal za nadzor zunanje naprave ob zagonu.

bis

 

[EDA_hg81]

I načrt za povezavo med inverter FPGA in MOSFET in uporaba zamude RC vezje

zamude moč inverter.

Jaz sem se spraševala, če delovno napetostjo inverter 74LVT04 od 2.7V do 3.6V pomeni le 74LVT04

lahko delujejo zanesljivo med tem območju?

Če je res, jaz lahko nastavite RC zamude stik z zamudo 2 drugi pred močjo 74LVT04 rearchs 2.5V?

Mogoče je to tako spoznali moč zaporedje.

Ali menite, da je to mogoče?

 

[echo47]

Če pin HSWAP_EN nizka, bodo vsi I / O zatiči so pull-up upori (nekaj kilo-ohms) med konfiguracijo.
Če pin HSWAP_EN visoka, bodo vsi I / O zatiči float (high-impedance) med konfiguracijo.

Lahko tie HSWAP_EN visoka, da plovec I / O zatiči med konfiguracijo, in nato namestite svoje šibke pull-down upori, da imajo I / O zatiči najnižjo raven v konfiguraciji.

Nikoli nisem uporabljal 74LVT04.

 

[EDA_hg81]

Citat:

Lahko tie HSWAP_EN visoka, da plovec I / O zatiči med konfiguracijo, in nato namestite svoje šibke pull-down upori, da imajo I / O zatiči najnižjo raven v konfiguraciji

 

[tkbits]

Vse, kar je določeno v UCF ali VHDL / Verilog / shematski ni znan šele po konfiguraciji.Boste morali dodati zunanjim upori za šibko potegnite črte nizko ali visoko med močjo-on in konfiguracijo.

Če je to še vedno pušča moči za sekvenciranje preveč nepredvidljiv, dodamo power-o števci (za zamudo) ali moči na državni stroj na vaš design.

Citat:

Če je res, jaz lahko nastavite RC zamude stik z zamudo 2 drugi pred močjo 74LVT04 rearchs 2.5V?

 

[EDA_hg81]

Včasih sem moč na števec v mojem design.

Toda IO stanju med konfiguracijo je nepredvidljiva.

Jaz sem poskušal uporabiti RC vezje za reševanje tega problema.

Bom pustiti vsi veste rezultat.

Hvala.

 

[grittinjames]

boljša metoda je uporaba storiti signal, ki je na voljo v napravi

 

[EDA_hg81]

Še eno vprašanje,

Ko je moč na inverter, proizvodnja inverter velika ali majhna?

morajo biti nizki kajne?

Hvala

 

[grittinjames]

i stvar, če ur ne daje prispevek k inverter cmos in ttl imajo lahko različne o / p

 

[tkbits]

V idealnem primeru, če je vložek še vedno nizko, kot moč dvigne, se bo proizvodnja narašča.In če je prispevek zviša kot moč dvigne, v najboljšem primeru, se bo proizvodnja še vedno nizke.Če vložek je nepredvidljivo poveča ali delno, se lahko proizvodnja je nepredvidljiva.

 

[EDA_hg81]

Če uporabim RC vezje za povečanje moči narašča čas za inverter in vnos naraščajoče čas, da inverter sledi I / O narašča čas, ki ga FPAG brez moči RC odlašanja.

Kakšen je rezultat?

Nek tip je rekel, če uporablja ta način inverter lahko poškodujejo.

Hvala.