[Vprašanje] ura aktiviranja celic

[gerade]

Živjo, Vse, Trenutno smo naleteli na težavo z uro aktiviranja celic. Synplify vedno dodaja in vrata za zapah, vložki in so globalni uro (ponavadi s končnico iso) in ura, ustvarjen s zapah. VHDL je prikazana spodaj, knjižnica IEEE; uporabo ieee.std_logic_1164.all, subjekt clock_gating je vrata (CPEN: od std_ulogic, CP: v std_ulogic, EN: v std_ulogic, TE: v std_ulogic), konec clock_gating, arhitektura rtl od clock_gating je signal latch_enable_s: std_ulogic; signal clk_latched_s: std_ulogic; signal clk_enable_s: std_ulogic; začetek - ALI vrat za TE pred uro latch_enable_s zapah aktiviranja

 

[gerade]

lahko kdorkoli izročiti mi roko?

 

[r_e_m_y]

Hi Gerade, Ko napišete:

 clock_gating_latch: proces (CP, latch_enable_s) začeti if (CP = 0 "), potem clk_latched_s