vprašanje o oblikovanju primerjalnih histerezne

[John Xu]

živjo,
Jaz sem oblikovanju histerezo primerjavo s 0.6um CMOS.Vezje je klasična topologijo, ki sem iz iz knjige "CMOS analogna vezja design", ki ga vlaga Philip E. Allen in Douglas R. Holberg.Histereza za primerjavo se izvajajo pozitivne povratne informacije v vstopni fazi velike koristi, odprto zanko, primerjalni.Pls.nanašajo na priloženi shematski.

V simulacijo, sem našel histerezne je občutljiva na neusklajenost med vnosa faze.npr, če jaz iz differtial par vstopnega stopnjo, na 4% neskladje, histerezo bo disapeared.To je resno vprašanje, beasue na moje razumevanje, 4% neskladje je običajna za CMOS proces.

Ali lahko kdorkoli dal kakšno idejo za izboljšanje neusklajenosti vprašanje na to?

Hvala vnaprej!
Oprostite, toda morate prijavo na ogled te priloge

 

[sunking]

1.okrepiti sedanje rep
2.previdni postavitve <1% neusklajenost

 

[John Xu]

Hi Sunking,
Hvala za pomoč predlog.Woiuld vi pls.razloži metodo "2. skrbno postavitve <1% neskladje" bolj jasno?

To pomeni, če sem lahko postavitev, da pazljivo, na primer, uporaba srednja tehniko, se lahko zmanjša na <1%?

Za 0.6um CMOS, v nnormally, če delam neusklajenost analizo, na kateri neskladje razmerju, na primer, 1%, 10% ali 15%, je treba razmisliti v simulaciji?

Hvala vnaprej

 

[sunking]

da vhodni fazi velike W in L, nato srednja symmetrcal itechnique.
1% je ok