Vprašanje o netlist simulacijo?

[atuo]

hi, vse Ko sem se srečal svojo sintezo oblikovanje z uporabo DC in čas, dobim netlist. I uporabo formalnost in preverite netlist je enako RTL.But ko sem simulira netlist z NCVeilog, sem našel čas, ni izpolnjen, in če sem dvakrat moje uro obdobju, simulacija rezultat je prav. Ne vem, zakaj DC povej mi čas je izpolnjena, vendar je netlist simulacijo ni prav, preden sem dvakrat mojo uro obdobju. Moral bi verjeti poročilu čas DC ali rezultat netlist simulacije? zadeva, atuo

 

[gerade]

si design pass STA, navadno na sintezo korak, samo setup čas je izpolnjen, lahko design imajo veliko držite kršitev časa. da je lahko razlog. glede

 

[atuo]

Dragi gerade, pa mislim, da imajo čas kršitev ni zvezi z uro obdobje in če je nekaj časa držite kršitev netlist simulacije je vedno napaka. Glede atuo

 

[kslim]

Statični čas, jaz dont mislim, je guerantee za dinamično funkcionalnosti. Bi?

 

[atuo]

Toda po P & R, lahko odvisna le od statične časa in FM, da bodo vaši ASIC dinamično funkcionalnosti in časa. zadeva, atuo

 

[AlexWan]

Pre-simulacija ali Post-simulacija narediti dinamično časovno preverjanje s simulacijo označi datoteka post-SDF. STA je samo za statično analizo poti časa. FM je samo za verifikacijo funkcionalnosti. Good Luck.

 

[ic_design]

DC le da preprosto poročilo čas. Bolje bi bilo pass STA.

 

[atuo]

Hi all, Hočem da veš, da sem lahko prezreti dinamična simulacija, če grem mimo formalnost in STA? zadeva, lsong

 

[horzonbluz]

Ne, ne morete prezreti.

 

[masai_mara]

Mislim, da njegovo vprašanje, ki ni pravilno naslovljena. Ampak jaz tudi donot vem, zakaj svoje tako, in bi bili zainteresirani, da izve razloge. Njegov problem je z roki kršitve, zato vas prosimo, da lahko izključi formalne metode preverjanja tukaj. Toda kaj isnt STA naj bi jih dal kršitve če sploh?

 

[atuo]

hi horzonbluz lahko Zakaj ne morem prezreti dinamična simulacija? Hvala za vašo pomoč. zadeva, atuo

 

[spauls]

Formalno in ne morejo nadomestiti STA vrata simulacija (pre-in post-simulacija simulacije). 1). Uradno orodja samo preveri delovanje modela. Primerjajte design med različnimi ravnmi, in ne skrbi, čas. 2). STA orodij bo preveril čas pot, ki ne bomo set "flase_path" na. Zdaj v oblikovanju SOC, obstaja veliko uro domen. STA običajno ne more preveriti poti skozi različna področja uro. Torej moramo narediti dinamična simulacija, simulacija vrata.

 

[rlogin]

bomo uporabili STA + FM s približno milijonom vrata design ravni, in jih ni mogoče DTA, in ni prišlo do težave, saj zdaj. uporabljati sta + fm, je ključ design pravilo. nekatera pravila načrtovanja kršitve lahko povzroči sta neuspeh, mislim da ne more dati zanesljivega rezultata. Prav tako, bi morali ponovno preverite vaše dc skripte, kot pot omejitve, kotu itd mimogrede, to je vaša back-to zabeležijo simulacije z SDF ustvaril dc. včasih, absolutno zamude pri Verilog knjižnici je veliko pesimistični.