VHDL multi dimensional pristanišče reset

[vlsi_freak]

Živjo,

Imam VHDL modela z 2d izhodno pristanišče,Koda je prikazana spodaj,Paket je pkg
Tip je read_array array (celo paleto <>) of std_logic_vector (31 downto 0);
end pkg;library IEEE;uporaba ieee.std_logic_1164.all;uporaba work.pkg.all;

Podjetje je multipristanišča (CLK: v std_logic;reset: in std_logic;sel: v std_logic_vector (3 downto 0);INP: v read_array (3 downto 0);paj: od read_array (3 downto 0)
);end subjekta;
arhitektura multi_a večletnih je
signal req_index: integer: = 0;
začeti
proces (CLK)začetiče (clk'event in CLK = '1 ') thenif (reset = '0 ') thenpaj <= (drugi => '0 ');elsif (sel = "0000"), potemreq_index <= 0;paj (req_index) <= INP (req_index);elsif (sel = "0001"), potemreq_index <= 1;paj (req_index) <= INP (req_index);šepaj <= INP;end if;konca, če;koncu postopka;
end multi_a;Prosim, povej mi, kako v prikrivati paj ustrezno pristanišče.

s spoštovanjem,
čudak

 

[news]

Presja jaką wywierają na konkurenta układy APU prezentowane przez AMD i należące do platformy Brazos, oraz dwurdzeniowe układy Nano od VIA sprawiły, że Intel zd...

Read more...

 

[FVM]

Code:

paj <= (drugi => (drugi => '0 '));