verilog-xl simulacijo dela globe, vendar ncsim Obesite

[eefelix]

Živjo,

Ive 'a netlist da ko zaženete verilog-xl simulacijo, v celoti se lahko simulacija končnih brez problema, ampak ko sem dal isti netlist v ncsim, simulacijo bo odložil na sredini celotne simulacije.

Ali kdo pride na isti problem?Ali veste, razlog in kako rešiti to?Hvala!

 

[stanchen]

eefelix wrote:

Živjo,Ive 'a netlist da ko zaženete verilog-xl simulacijo, v celoti se lahko simulacija končnih brez problema, ampak ko sem dal isti netlist v ncsim, simulacijo bo odložil na sredini celotne simulacije.Ali kdo pride na isti problem?
Ali veste, razlog in kako rešiti to?
Hvala!

 

[fengbj]

Zaradi razlik med Dogodek usmerjenih in Cycle usmerjeno sestavljanje

 

[joe2moon]

>>> Zaradi razlik med Dogodek usmerjenih in Cycle usmerjeno sestavljanje

?Zakaj??
-------------------------------------------------- --------------------------------
Ni važno kakšen urejanje, program ne bi smel obesi-up!
-------------------------------------------------- --------------------------------

Imam le izpolnjen pogoj, da se lahko simulacija teče uspešno
z Verilog-XL, vendar naletijo na nekaj se prikaže sporočilo o napaki (-e), NC-Verilog.
(Seveda, ti lahko povem, to je orodje, odvisnih problem.
Pravzaprav, to je tudi problem, kodiranje, ...)

Vendar nikoli nanj obesite na simulatorju!

 

[casual3_2002]

strinjati se.doesnt zadevi, če je dogodek pogon ali kaj.čeprav sta dva simulatorji primeru pogon, ki bi jih lahko proizvajajo različne rezultate zaradi dogodka časovni spored.vendar pa nikoli odložil.

casual3

joe2moon wrote:

>>> Zaradi razlik med Dogodek usmerjenih in Cycle usmerjeno sestavljanje?
Zakaj??

-------------------------------------------------- --------------------------------

Ni važno kakšen urejanje, program ne bi smel obesi-up!

-------------------------------------------------- --------------------------------Imam le izpolnjen pogoj, da se lahko simulacija teče uspešno

z Verilog-XL, vendar naletijo na nekaj se prikaže sporočilo o napaki (-e), NC-Verilog.

(Seveda, ti lahko povem, to je orodje, odvisnih problem.

Pravzaprav, to je tudi problem, kodiranje, ...)Vendar nikoli nanj obesite na simulatorju!

 

[yankuangtu]

Mislim, da je zaradi tebe ni st si knjižnico pot pravilno, odmev vaš LD_LIBRARY_PATH

 

[wpwang]

Navodila za uporabo verilog-xl C (at) dence LDV?
Včasih sem verilog-xl ukaz "verilog" v LDV3.0.
Ne najdem ukaza »verilog" v zgoraj LDV 3.3.

Ali LDV podporo verilog-xl nad 3,3 različico?
Če je odgovor "da", Kaj je verilog-xl poveljevanje nad LDV 3,3?

 

[rakko]

teči ncsim-združljivost s stikalom.Če to deluje, potem je to všeč joe2moon rekel.

 

[paketno]

Oooo ... sem srečal na isti problem.
Gate ravni dela globe z "verilog" poveljstvom Verilog-XL, ampak "ncverilog" ukaz je nanj obesite, dodajte " delay_mode_unit" argument se delna dela, vendar še vedno nanj obesite na polovico časa simulacije, Kaj se zgodi?Uporabite "verilog 'zbirati preživijo veliko časa, ne želim.