Verilog-Node kapacitivnost Problem

U

unluerdincer

Guest
Živjo, jaz sem z uporabo Verilog-A za ustvarjanje treh terminal (3 vozlišča) stikalo v CADENCE. Moj Verilog-file generira pravilno IV značilnosti, ki pričakujem, vendar, ko sem poskušal simulirati fan-out (ZA) z napravo, sem spoznal, da Cadence ne zajema določeno vrednost gate kapacitivnosti v Verilog-A. Z namenom, da zajame zamudo razlika med FO4 in FO16, moram dodati vozlišče kapacitivnosti na moj Verilog-model. Poskušal sem ga opredeljujejo kot parameter, vendar bi lahko bilo delo v Cadence. Ali imate predloge, kako sem lahko določite svoj vrata kapacitivnosti v Verilog, tako da lahko Cadence zajemanje fan-out? Hvala
 
Pozdravljeni, unluerdincer Ste že poskusili storiti nekomu, kot sem (net1, Net2)
 
Pozdravljeni pavel_adameyko, rabim iskati tabel, da bi mogel IV lastnosti, tako da nimam "C" v moji enačbe. Poskušal sem opredelitvi cgs kot je ta (* desc = "kapacitivnost gate-vira", enote = "F" *) pravi cgs, vendar ne bi mogla uresničiti Cadence simulator, da ga prizna. Ne vem, noben drug način za določitev vrat kapacitivnost. Imate kakšen predlog? Hvala Dincer

<span style="color: grey;"><span style="font-size: 10px">---------- Post doda na 09:07 ---------- Previous post je bil ob 08:53 --- -------</span></span>
Pozdravljeni pavel_adameyko, rabim iskati tabel, da bi mogel IV lastnosti, tako da nimam "C" v moji enačbe. Poskušal sem opredelitvi cgs kot je ta (* desc = "kapacitivnost gate-vira", enote = "F" *) pravi cgs, vendar ne bi mogla uresničiti Cadence simulator, da ga prizna. Ne vem, noben drug način za določitev vrat kapacitivnost. Imate kakšen predlog? Hvala Dincer
 

Welcome to EDABoard.com

Sponsor

Back
Top