Verilog je celo število in reg?

[davyzhu]

Hi all, sem slišal, da Verilog ima celo vrsto. Nekdo je dejal integer je mogoče podpisati ali nepodpisano. Kako prijaviti podpisala celo število? In kaj je razlika s celo število in reg podpisala [31:0] (2 komplement)? Vse predloge bo cenjeno! Lep pozdrav, Davy

 

[eda_wiz]

Mislim, da cannt izrecno izjavi, podpisani ali unsigned integer kot v jeziku C. Vrednost bodo shranjeni kot podpisali, ko ugotovi, celo število. ni razlike med reg [31:0], in celo za sintezo.

 

[yuenkit]

integer je podpisana 32 bit. Razlika med podpisala reg 32 bit in celo ... Rekli so mi, da je za celo število, če je vrednost dosega največ, npr 32'h7FFF_FFFF, ne glede na vrednost u dodali, se bo vrednost ostala kot 32'h7FFF_FFFF. ampak za podpisano reg, če u dodamo 1 za 32'h7FFF_FFFF, bo vrednost, pojdite na 32'h0000_0000. Nimam časa, da preveri, ali. Povej mi, če ste preverili, da

 

[maxsnail]

integer bo roll na 0, ko overflow, enako kot registracija, se lahko uporabljajo v primerjavo izražanja, kot so (i

 

[Thomson]

[Quote = davyzhu] Hi all, sem slišal, da Verilog ima celo vrsto. Nekdo je dejal integer je mogoče podpisati ali nepodpisano. Kako prijaviti podpisala celo število? In kaj je razlika s celo število in reg podpisala [31:0] (2 komplement)? Vse predloge bo cenjeno! Lep pozdrav, Davy [/quote] Oglejte si Verilog-2001 spec. Thomson