Verilog članica Naloga - enako logiko v Verilog

[vlsi_freak]

Hi All, v VHDL, lahko zapišemo enak nabor logike za več držav, kot je prikazano v nadaljevanju, ko STATE_A | STATE_B => ---- ----- Kako pišemo enako logiko v Verilog. Prosim, pomagajte mi. zadeva, freak

 

[teja321]

STATE_A, STATE_B:

 

[sudhirkv]

u lahko uporabite vedno @ (STATEA ali STATEB)

 

[Syswip]

Hi vlsi_freak, v Verilog za FDM morate primerov uporabe () ... endcase in bi morali dodeliti vaš naslednji stanje znotraj bloka primera. Če lahko pojasnite, kaj želite, da boste dobili boljšo pomoč. Best Regards,

 

[vlsi_freak]

Hi All, v VHDL, lahko zapišemo enak nabor logike za več držav, kot je prikazano v nadaljevanju, ko STATE_A | STATE_B => ---- ----- Kako pišemo enako logiko v Verilog. Prosim, pomagajte mi. zadeva, freak

 

[teja321]

STATE_A, STATE_B:

 

[sudhirkv]

u lahko uporabite vedno @ (STATEA ali STATEB)

 

[Syswip]

Hi vlsi_freak, v Verilog za FDM morate primerov uporabe () ... endcase in bi morali dodeliti vaš naslednji stanje znotraj bloka primera. Če lahko pojasnite, kaj želite, da boste dobili boljšo pomoč. Best Regards,