več arhitekture, ena oseba v VHDL

[delay]

Hi, Če sem zgradil več arhitekture tj (enako funkcijo z več stilov) v podjetju, kako Xilinx ISE 6 pick arhitekture pri oblikovanju datoteke? Dokumentacija pravi, da bi se moral zadnji zbrati eno. Vendar, kako naj vem, katera je zbrati last? Nadalje, če uporabim "konfiguracijo" izjavo v VHDL, da je orodje sila pick arhitekture želim, da še vedno izbere tistega, kar hoče. Razumem veliko sintetizatorji ne podpirajo konfiguracije. Ampak XST ne. Delay (odloži za tehnologijo)