vcs mx

[india1234]

jaz sem nov z vcs mx.i so Verilog na najvišji ravni in VHDL datoteki je spodaj. jaz ne bi mogli zagnati. kaj moram storiti za pripravo teh VHDL datoteke?

 

[shobhitk]

Nisem zelo Shure ....vendar je ukaz vhdlan in malo več teči, da command.I uporablja, da par let nazaj.Bom ti veš zelo hitro hvala za mene opomni

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

 

[Atena]

Obstaja več načinov, da simulira datotek ...1.: Uporaba zmešamo simulacijo obeh VHDL in Verilog ...
2.: Boljša za ponovno oblikovanje, lahko uporabite design prevajalnik za pretvorbo bodisi vse VHDL datoteke v Verilog ali vse datoteke v VHDL Verilog in napišite testbench za simuliranje vaš vrh modula.