ura domene prehodu

[ASIC_intl]

ko bomo lahko uporabite dva flops kot sinhronizator (za en bit signala nadzor) za pogostost pošiljanja domene višja od prejema domene ali obratno tega?

 

[jbeniston]

Dokler frekvenco krmilnega signala sama po sebi ni večja od pogostosti prejemanje domene uro, morate biti ok. torej, če je kontrolni signal le uveljavlja za eno uro hitrejši cikel, je mogoče zamudili.

 

[Nir Dahan]

to ni odvisno samo od razmerja frekvence ampak tudi od tehnologije. poglej za več informacij o poglavju 7 KRATKE in Harris knjigo ND http://asicdigitaldesign.wordpress.com/

 

[ljxpjpjljx]

Prav tako mislim druge ideje za rešitev problema!

 

[speedforu]

signala prehod iz počasneje domene CLK, da hitreje domene CLK potrebuje več flip flops za sinhronizacijo, kot je čas, da se usede na stabilno vrednost od meta stabilno vrednost v primeru hitrejše CLK je manj, zato bo morda potrebno, da se bolj flops v Sinkronizator . Ampak kot Nir Dahan je dejal, je odvisno od frekvence in tudi tehnologije parametre.