Sinkroni / Asynchronus Ponastavi?

Če je rob reset signal se sinhronizirajo s sistemom ura roba, to je Sinkroni ponastaviti.Sicer je asinhroni reset.

Upam, da pojasni razliko

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />
 
Na ravni ponastavi, async je reset, ko se raven dosežena.sinhronizirani ponastavite raven mora biti vsaj tako dolgo, dokler naslednji ura prihaja vzdolž in reset se naredi potem.V obeh primerih je raven je, da ostanete tam za določen čas po ponastavitev ali nenavadne stvari se lahko zgodi.

 
Mislim, vse je bilo rečeno s sunjimmy in flatulent, toda stvari so vedno boljše, da pojasni, v več pogledih, tako da se praktične posledice postalo popolnoma jasno:

Asinhrona reset (pogosto tudi klicalcev "jasno") ne ponastavi / jasno stanje takoj, neodvisno od ure robovi.Ponavadi ima prednost pred katerimkoli clock-sinkronizirana ukrepov, tako da ohranja sistem / komponente firmyin "reset-state", medtem ko je aktivna.

Sinkroni Ponastavljanje vedno povezane z uro aktivnega roba.Gre za register enakovredni natovarjanja z "ponastavi vrednost" - običajno ničlami.To ne vpliva izven aktivne ure robom (samo zavedati setup in držite krat na robu-glej spodaj).

Sestra funkcije: Sinkroni prednastavitev / Nesinkroni predodređenog obnašajo podobno, razen če nastavite Registrirajte vrednost (običajno) na "1" namesto "0".Tako Nesinkroni je več kot powerul sinhronega eni in vedno takojšnje v to dejanje.

Kot flatulent poudarja, ob impulzi preozka in ne spoštujejo nastavitev časa / imeti čas za sinhrono signal, lahko vodi do nekaj imenovanih metastability, in posledice so lahko zelo nepričakovano, in povsem nepredvidljiv.Zato, če je sinhronizirano za ponastavitev / prednastavitev ni stabilna na ravni blizu roba uro (tj. pred stabilen "Čas" ali, dokler se ne "drži času"), ali impulza krajše od minimalnih podatkih, je treba zavedati!Rezultat ne bo predvidljiva niti zanesljive.

 
Živjo,
Mislim, da v Osnovni design, uporabite Asyn reset ali SYN reset je večinoma odvisen od knjižnice celic.Običajno Registrirajte celic v standardni knjižnici je asyn ponastavite, tako da je bolje uporabiti asyn ponastaviti.Ampak bodite previdni dirki pogoj happed.
Ampak SYN reset je dobro, če vaša knjižnica je SYN ponastaviti register.

 
Hey Guys,

Kaj pa "veliko" ali "nizka" reset?kaj je kritična točka, ko se tukaj odločajo za "veliko" ali "malo"?

Hvala

 
Nekateri so le jasne drugim imeti jasne in prednastavljenih vnosov.To je vse vprašanje, kaj vašo celotno vezje potrebe.Na primer, če ste, ki je števec, tokokrog je nastavljen tako, da vse ničle (jasno) pred merjenjem časa začne.Nekateri števci so obremenitve vhodnega tako da ga lahko nastavite na določeno vrednost.Bremena so lahko sinhronizacijo ali async.Skupno razkoraka z N sistem obremenitve določenega števila in šteje navzdol.Ko se doseže count vse ničle, je sposoditi hranijo približno na obremenitev.

 
Več desetletij leti TTL logiki je bil najbolj priljubljen.V HIGH izhodno moč consoption je manj potem se je LOW - tradicionalno reset in druge kratke sygnals so LOW.Ampak zdaj je samo oblikovalec odločbe in premisleku - lahko uporabljate na visoki ravni za ponastavitev ali nizko, kot želite,

 
Živjo,
Mislim, da je visoka ali nizka reset Ponastavitev je odvisna od standardne celice knjižnica ga uporabljate.Če se v knjižnici obstaja le flipflop imajo nizko ponastaviti kodo PIN, tako da boste imeli boljšo uporabo nizko reset, sicer jo morate uporabiti unnessesary NE celic.

 
želijo tega papirja vam lahko pomagajo.

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />Oprosti, ampak, kar potrebujete za prijavo v to prilogo, da si ogledate

 
Async RST:

if (RST ='1 '), potem
sig1 <='0 ';
elsif (clk'event in CLK ='1 '), potem
..........Sync RST:

if (clk'event in CLK ='1 '), potem
if (RST ='1 '), potem
sig1 <='0 ';
še
.......
konca, če;

Obvestilo "RST", "sig1" in "CLK".
Ali me razumeš?

srečno

chwpark

 
Vedno domnevo, da ura je prisotna.Kaj pa, če je izginil?

Jaz osebno raje uporabljajo asinhroni reset.Ampak samo zasnovo FPGAs, morda se "ne istem kontekstu ...

 
Pri večini modelov uporabite asynchronus reset in synchron design.
Če ste uporabili asynchronus avtobuse kot VME-Bus jih potrebujete za sinhronizacijo za vaš Design!
Asynchronus modeli so zapleteni za rokovanje, saj lahko imajo zamude med signali!
Phytex

 
Strinjam se s tabo Phytex: I uporabite tudi asyn.RST in sinhronizacijo design.Za nekaj krat sem moral vključevati Nesinkroni delov moje modele, vse so bile težave, dokler sem synchronizers sposobni komunicirati async.logika s sinhrono eno.Časovna analiza je bila precej kritična.

S spoštovanjem

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top