Setup n Hold Voilation časovno poročilo

[nic4u]

lahko kdorkoli povej mi, ki jih obravnava poročilo, čas, kako točno spoznali, če je 1) setup voilation 2) imajo voilation m prosi posebej za Xilinx ISE thnx vnaprej

 

[nic4u]

m razočarani brez odgovorov ok .... potem plz povej mi to: Za Xilinx ISE, v TWR (časovni okvir poročilo) datoteke, na zadnji je vedno THT tabela prikazuje nekatere setup in ima nekaj pozitivnih vrednot ... .. . nekateri negativni n nekaj nič (za držite ).... plz pomoč mi dekodirati te tabele .... wat do teh pozitivnih n negativne vrednosti pomenijo .... upam, da dobite odgovor takoj frm nekatere strokovne ali vsaj povej mi, če obstaja dokumentacija o različnih poročilih, ki jih ustvari orodje Xilinx ISE .... thnx

 

[echo47]

"Sledenje" poglavja ISE "Razvoj System Reference Guide" opisuje Trace poročilo (poročilo čas). To je v bistvu, kako sem se ukvarjajo s časovnim okvirom: Najprej dodam časovne omejitve za moj design. Zelo pomembno! Potem sem ga sintetizirati, progo, ter prost dostop Trace (čas analizator). Če čas poročilo kaže nič časa napake in "vse omejitve so bili izpolnjeni", potem je model na dobri poti, brez setup ali pa imajo kršitve ali druge težave s časovno razporeditvijo. Če Trace zazna nekaj težav, nato pa časovno poročilo navaja podrobnosti o najhujše kršitelje. Seveda, da bi dobili natančno poročilo, moram uporabiti celovit omejitve časa.

 

[FPGAs]

Za sinhronih vezij, to je OK, če ni časa napake. Ampak, za asinhronih vezij, ni časa napaka ne pomeni, da izpolnjuje design specifikacijo.

 

[echo47]

ISE določa časovno omejuje za asinhronih vezij preveč. Čas Poročilo bo prikazalo neustreznih signalov.

 

[nic4u]

thnx echo .. THT je bil gr8 pomoč moči u povej mi, zakaj dont pridemo Hold kršitve v FPGA (plz popravite me, če im narobe) mislim, se setup voilations preveri n poroča neposredno prek Input Offset Constraint (če je izpolnjen takrat ne Kršitve ... pravilno ??)....., vendar še nisem videl nobenega držite voilation v katerem koli od mojih modelov .... Trace tutorial pravi, če imajo kršitve r tam, bo poročilo u. ... Je kdo kdaj dobil Hold kršitev ... če ja lahko u plz delež THT ... (če je možno plz delež ur časa poročilo tudi .. bo THT b za gr8 pomoč) thnx

 

[echo47]

Imam niso srečale z nikakršnimi imajo kršitve v ISE, ampak očitno pa se pojavi v določenih situacijah. Išči po spletni strani Xilinx za "drži prekršek", in boste našli nekaj primerov. Da, namestitev in imajo čas se preverja na flops vhod pad, kot tudi drugod v notranjosti FPGA, če navedete ustrezne omejitve časa. Input Offset omejitev - nisem uporabljal, da je ena za dolgo časa, tako da nisem prepričan o svojem obnašanju. Xilinx omejitev sintaksa lahko zavajajoče. To je enostavno določiti omejitve, ki niso to, kar ste želeli, da storijo.