Potrebujete pomoč na združevanje dveh procesih v VHDL

[Digit0001]

Hi lahko nekdo predlaga, kako bi jaz združiti naslednjo kodo v en postopek? Koda je sestavljena iz boja in državni stroj, ki hočem, da bi kot en postopek. Problem imam v tem trenutku je število ne bo delovalo, ker je v nasprotju s tem hočem, da bi v enem postopku.

 arhitekturo vedenja o pulseDesign je tip StateType je (LowState, HighState); signal nextState, stanje: StateType; signal count: std_logic_vector (3 downto 0); začne --------------- ------------------------------ - Counter proces (CLK, reset, count) začeti if (rising_edge (CLK)) potem država

 

[TrickyDicky]

Pomislite, kaj počnete. Konfliktov pride le zato, ker ste poskušali določiti število od 2 različnih krajih. Moraš razmišljati o logiki. Ne morete smo prešteli v asinhronih proces, saj je prav to - asynchrnous. v bistvu, za en stroj proces stanje:

 procesu (CLK, reset) - samo uro in reset potreben sensitivty seznamu začeti, če reset = '1 'potem count

 

[N vijay kumar]

hi, začne vedno @ (posedge CLK) začeti if (reset) count

 

[TrickyDicky]

Si objavil Verilog v nit o VHDL!

 

[Digit0001]

hvala, jaz razumem zdaj

 

[Digit0001]

imam problem, ko sem simulirati kodo. Spremenjeni program ne spreminja, in navaja, števec ne šteje. To je koda imam: [PRILOŽITE] 55075 [/ PRILOŽITE] to vključuje, kaj imam v simulatorju in izvajanju.

 

[N vijay kumar]

dont cionalnimi stanje na seznamu občutljivosti, ko LowState => temp if (impulz = '1 '), potem count uporablja signale na neg robu ure

 

[Digit0001]

Temp se uporablja za shranjevanje vrednosti zadnje štetje. Namen je, ker jaz sem merjenje čas impulza širine.