Pojasnite mi koncepta virtualnih ure v omejujoč design

D

dak-ju

Guest
Hi lahko kdo razloži mi koncepta virtualnih ure v prisilnih design? Glede dak-ju
 
pri naši uporabi DC, CLK sestavljajo uro realnega in virtualnega uro, uro realnega ima svoj vir, virtualno ne izvira, lahko definiramo vhodne in izhodne je relativno zamudo z uporabo virtualne kot ura reference, je koristen tudi v omejujoč glavnik logike.
 
dodatne informacije za virtualno ura: Namesto set_max_delay za omejitev ur combo blok, lahko u uporabljajo virtualne uro in uporabo set_input_delay in set_output_delay, ki lahko zmanjša runtime in pomnilnika v DC. Upanje to pomoč:)
 
[Quote = silverbyte] Obstaja dober post o ure Virtual na h ** p: / / loxos.blogspot.com/2005/04/timinganalysis-why-virtual-clocks.html Kaj menite o tem razlaga [/quote] Hi, ya zelo lepo. Ampak prosim povej mi, kako si razglasi virtualno ure in enako z vsemi flip-flop. S spoštovanjem,
 
[Quote = dBUGGER] [quote = silverbyte] Obstaja dober post o ure Virtual na h ** p: / / loxos.blogspot.com/2005/04/timinganalysis-why-virtual-clocks.html Kaj menite o to razlaga? [/quote] Hi, ya zelo lepo. Ampak prosim povej mi, kako si razglasi virtualno ure in enako z vsemi flip-flop. S spoštovanjem, [/quote] Hi, Opredelitev virtualne ura je preprost. Naredi, kot spodaj: create_clock-name "clk_virtual" - rok-vala {0} x S spoštovanjem, dak-ju
 
create_clock-name "clk_virtual" - rok-vala {0 x} To je v redu, ampak jaz verjamem, da ta ukaz se uporablja v prevajalnik design, kaj pa drugega EDA orodja, je mogoče uporabiti v drugih orodij EDA?
 
virtualni ure se uporablja za zadrževanje kombinacijska logična, lahko tudi ovira I / o WRT virtualno ure, da bi dobili latence za uro realnega.
 
Nisem res razume na njej. Ali lahko navedete nekaj diagram in pojasnila. Vaša prizadevanja so zelo cenjeni. hvala
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top