Nepričakovan izhod v Post-prevajanje Simulacija: Plz HELP

[pantho]

Hello everyone,
Zelo sem v novem programskem VHDL.Za svoje delo rabim ISE 10.1 in ModelSim XE III 6.3c.Jaz sem se soočajo nekatere težave pri načrtovanju preprosto kodo.koda je, kot sledi:
------------------------------------------
library IEEE;
uporaba ieee.std_logic_1164.all;
uporaba ieee.numeric_std.all;

Podjetje test
pristanišča (
CLK: v std_logic;
in_i1: v std_logic_vector (7 downto 0);
out_i1: od std_logic_vector (7 downto 0)
);
end test;

architecture of test
signal signed_out_i1: podpisana (7 downto 0);

začeti

proces (CLK)
začeti
če (clk'event in CLK = '1 ') then
signed_out_i1 <= podpisali (in_i1);
end if;
koncu postopka;

out_i1 <= std_logic_vector (signed_out_i1);

end;
----------------------------------------

Problem # 1:

Hočem "signed_out_i1" se bo spremenila v negativno of "in_i1" ob vsaki spremembi na 1 uro.vedenjske (funkcionalne) simulacije deluje v redu in prikazuje pričakovani rezultat.Toda v Post-prevajajo simulacija proizvodnje ni v skladu s pričakovanji.Sem rabil testbench naslednjo kodo:

--------------------------------------
library IEEE;
uporaba ieee.std_logic_1164.all;
uporaba ieee.numeric_std.all;

Podjetje je test_tb
end test_tb;

arhitektura test_tb_arch of test_tb je
komponenta test
pristanišča (
CLK: v std_logic;
in_i1: v std_logic_vector (7 downto 0);
out_i1: od std_logic_vector (7 downto 0)
);
end component;

signal CLK: std_logic;
signal in_i1, out_i1: std_logic_vector (7 downto 0);

začeti
aaaa: test vrata map (CLK, in_i1, out_i1);

procesa
začeti
CLK <= '0 ';
in_i1 <= "11111111";
počakajte 50 ns;

CLK <= '1 ';
in_i1 <= "00000001";
počakajte 50 ns;

CLK <= '0 ';
in_i1 <= "00000001";
počakajte 50 ns;

CLK <= '1 ';
in_i1 <= "11111111";
počakajte 50 ns;
koncu postopka;

end test_tb_arch;

konfiguracija AOA of test_tb je
za test_tb_arch
za konec;
end AOA;
-------------------------------------------------- ---------
pričakovanih rezultatov, je treba bodisi "00000001" ali "11111111".Toda v output kaže "11001001" in "00110111".Ali lahko kdo razloži, kaj je problem?

Problem # 2:
Druga težava je, da ko sem prost Post-map Simulacija ali Post-simulacija poti v ISE 10,1 simulacija proizvodnje ni prikazana v Modelsim.Prikazuje naslednje ERROR v ModelSim:

# ** Opozorilo: Design velikosti 12.274 izjav ali 0 non-leaf Xilinx primerih presega ModelSim XE-starter priporoča zmogljivosti.
# Pričakujte storilnosti, ki bo precej negativno vplivalo.
# ** Napaka: (VSIM-SDF-3250) Netgen / map / test_map.sdf (0): Failed najti STOPNJE "/ UUT".
# Nakladanje Napaka design
# Error: Error loading design
# Začasna zaustavitev makro izvedbe
# MAKRO. / Test_tb.mdo zamrznili v vrstici 8

Kako rešiti problem?

Bom zelo hvaležen, če kdorkoli moči pomoč mi pri reševanju problemov.

Hvala in najboljše regards,

Pantho

 

[karikalan_t79]

uporaba knjižnice

ieee.std_logic_signed.all;