Neoptimalno Logic Sinteza v Encounter RTL Compiler

[trav1s]

Jaz sem novi na Encounter RTL Compiler in sem ustvaril preprosto vezje v Verilog, da bi pridobili večje razumevanje okolja. Vezje 2-bit down-števec in je to uporablja koda: modul down_counter (ven, CLK); izhod [01:00] se izvajajo; CLK vhod, reg [01:00] se izvajajo; vedno @ (posedge CLK) začeli ven

 

[std_match]

"Optimalna" rešitev, ki jo želite valovanje števec, ki ima zamudo od ure vhod v izhod. Zamuda povečuje za vsak števec fazi in bo prišlo do težav z nastavitvami časa, če jo hranite rezultatov na druge dele sinhrono design. Rešitev iz Orodje je v celoti sinhrono in vsi rezultati bodo stikalo ob istem času.

 

[trav1s]

Ah, hvala, ste osvetljene zelo malo. Zelo koristno. Denimo, da mi ni mar za zamudo, ki jih uvaja valovanje števec. Ali je mogoče določiti moč ali območje omejitve, tako da prevajalnik proizvaja to valovanje counter želim?

 

[kornukhin]

Ko je to napisal RTL si mislil exactelly isto RTL Compiler je. Modul down_counter (ven, CLK); izhod [01:00] se izvajajo; CLK vhod, reg [01:00] se izvajajo; vedno @ (posedge CLK) začeti ven

 

[haykp]

Mislim, da imajo reset signal v načrtovanje bo popraviti veliko vprašanj tukaj. Torej, ali lahko prosim spremenite kodo, ki jo je reset signal in ga ponovno sintetizirati. Modul down_counter (ven, CLK, reset), izhod [01:00] se izvajajo; CLK vhod, vhod reset, reg [01:00] se izvajajo; vedno @ (posedge CLK) if (reset) ven

 

[trav1s]

Nisem bil res zaskrbljen, da je bil videz popoln ali celo koristno, ampak hvala za vašo pomoč. Bil sem bolj zanima pri iskanju gradiva za pridobitev metod in tokovi, da manipulira sintezo, vendar razumem program bolje. Resnično je bil pametnejši potem me. Za tiste, ki se znajdejo s podobnimi težavami kot jaz, sem našel to dokumentacijo je treba točno to, kar sem iskal.