ncverilog je hitrejši od vcs?

G

gaonkc

Guest
ncverilog je hitrejši od vcs?

Jaz prost dostop simulacija z isto okolje in test case, ncverilog je trikrat hitreje kot vcs.

Kaj pa so tvoje?

 
Ye,

Res je.Med vrata ravni simulacijo, NC je hitrejši od VCS vidna.

Mogoče dve orodji, uporabljajo različne zaporedja ukvarjajo z različnimi vrstami podeljevanja v simulaciji.

Vsakdo lahko nam podrobno razlog?

Hvala

 
AlexWan wrote:

Ye,Res je.
Med vrata ravni simulacijo, NC je hitrejši od VCS vidna.Mogoče dve orodji, uporabljajo različne zaporedja ukvarjajo z različnimi vrstami podeljevanja v simulaciji.Vsakdo lahko nam podrobno razlog?Hvala
 
Živjo,
Slišal sem, da se nekateri NC-krat hitreje kot VCS za vrata ravni in obratno za RTL.Vendar tukaj nekaj točk:

1.Obe NC & VCS so ciklusa, kot tudi na dogodek algoritmi - sicer jih ni mogoče simulirati vseh samovoljnih koda verilog.
2.Zaposlujejo približno tolči uporablja cikel / dogodek in da bi to vrsto razlik.
3.Med VCS teči, vidite "ACC / PLI zmožnosti omogočena za celotno zasnovo" vrsta sporočila med zagonom?Če je temu tako poskusiti, in določi, da se najprej - lahko, da boste dobili od 2 do 4x pospeši znotraj VCS.

Srečno
Ajeetha
--
www.noveldv.com
Zainteresirane v strokovnih PSL / SVA usposabljanja v Bangalore?Obiščite www.noveldv.com / cvc.html

Thomson wrote:AlexWan wrote:

Ye,Res je.
Med vrata ravni simulacijo, NC je hitrejši od VCS vidna.Mogoče dve orodji, uporabljajo različne zaporedja ukvarjajo z različnimi vrstami podeljevanja v simulaciji.Vsakdo lahko nam podrobno razlog?Hvala
 
Hi aji_vlsi,
Ali mi lahko natančno metodo za pospešitev simulacija časa doma vcs v vratih simulacije ravni sdf nazaj napisano.

Hvala,Dodano po 4 ure 49 minut:Hi AlexWan,

Cikel možnost je izhod?
To ni v synopsys priročniku.

 
in morate primerjati teh dveh z najnovejšo različico.Menim, VCS je hitrejši.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top