Napaka v VHDL kodo, vas prosimo, da preverite?

[abhineet22]

po zagonu ta koda napake, je slabe sinhroni opis .......... lahko katera koli od pomagajte mi .... knjižnica IEEE; uporabo IEEE.std_logic_1164.all, uporaba IEEE.std_logic_arith.all, uporaba IEEE.std_logic_unsigned.all, podjetje akumulator pristanišče (podatki: InOut std_logic_vector (7 downto 0), rd_wr: v std_logic; - 0 = branje, 1 = napisati ure: v std_logic, reset: v std_logic); end akumulator; arhitektura rtl akumulatorja je signal temp_data_in: std_logic_vector (7 downto 0); signal temp_data_out: std_logic_vector (7 downto 0); komponenta byte_register je pristanišče (Reset: v std_logic; Omogoči: v std_logic; Ura: v std_logic; Datain: v std_logic_vector (7 downto 0); Dataout: ven std_logic_vector (7 downto 0)); end komponente; začeli acc: byte_register vrata map (reset, rd_wr, ura, temp_data_in , temp_data_out), proces (ura, reset) začeti če clock'event in ura = '1 'in reset = '0', potem, če rd_wr = '0 ', potem podatki

 

[sesl33]

[Quote = abhineet22] procesu (ura, reset) začeti če clock'event in ura = '1 'in reset = '0', potem, če rd_wr = '0 ', potem podatki

 

[zcg]

"Če clock'event in ura = '1 'in reset = '0', potem pa" kaj je to? kakšen krog pa si pričakoval, da bo sintetiziranih?

 

[koppolu1981]

Hi abhineet, napaka je, ker u so Clubbed strukturne kodo in vedenjske oznako v isti arhitekturi. Poskušajte jemati vedenjske kode, in napisati enako kot drug modul (podjetja). Nato priključite byte_register modul in ta modul z uporabo strukturnega modela, ki bo izšlo .....

 

[bajahaya]

Mogoče je to lahko ena od možnih rešitev read_write: proces (ura, reset) začeti če reset = '1 'potem temp_data_out '0'); elsif rising_edge (CLK) potem če rd_wr = '0 ', potem podatki