Napaka v modelu sim! prosim za pomoč!

[jianhuachews]

Hi guys .. Mi lahko kdo pomaga, da pogled na problem ..? Modelsim mi je dal to napako na moj preskušanje ..

# ** Napaka: C: / Users / Chew / Desktop / columncounter tb.vhd (20):. Signal "col_out" je vrsta ieee.std_logic_1164.STD_LOGIC_VECTOR; pričakoval tip ieee.NUMERIC_STD.UNSIGNED

Medtem ko je moj programsko kodo je mogoče pripraviti ... Ne vem, kaj je narobe! Program

 knjižnica IEEE; uporabo IEEE.STD_LOGIC_1164.ALL, uporaba IEEE.STD_LOGIC_UNSIGNED.ALL, subjekt column_counter je vrata (col_out: std_logic_vector (3 downto 0); rst: v std_logic; CLK: v std_logic), konec column_counter, arhitektura Vedenjska od column_counter je signala temp: std_logic_vector (3 downto 0); začeti proces (CLK) začeti if (rising_edge (CLK)) potem, če (rst = '1 '), potem temp 0 ", drugi => '1'); drugega temp (1)

 

[ckshivaram]

preverite povezavo tukaj http://www.ece.cmu.edu/ ~ kbiswas / se_man.pdf

 

[vipinlal]

Ali obstaja dodatno pol debelega črevesa v tej vrstici v testbench kodo? Signal col_out: std_logic_vector (3 downto 0);;

 

[sanju_]

col_out! Std_logic_vector (3 downto 0);

v glavnem programu znotraj subjekt tej vrstici je "IN" ali "ne"??? razglasi

 

[jianhuachews]

hi guys! hvala za pomoč ven na mesto napake. Sem je izjavil, da "out" v skladu subjekta. in prav tako sem odstranil ekstra "," Ampak to je še vedno mi dali isto napako!

 

[sanju_]

hi guys! hvala za pomoč ven na mesto napake. Sem je izjavil, da "out" v skladu subjekta. in prav tako sem odstranil ekstra ";"! Ampak to še vedno mi dali isto napako

deluje .. v ISIM, ko ga uredite

 

[jianhuachews]

hej hvala za Sanju poskušajo za njihovo zbiranje! Sem ga napisal v drugi niz datoteke z natančno isto edited kode in deluje ... Sprašujem se, zakaj .. ANW Najlepša hvala za pomoč fantje!