MIG DDR2 krmilnik virtex5

[hastidot]

Pozdravljeni vsi sem ustvarila MIG jedro kot RAM krmilnik za Xilinx FPGA, virtex5 (ISE 11). I so ustvarili design brez usuing PLL. Da bi ustvarila pravo ure, sem zaženejo diklorometana v moji top moudule. kot sem simulirajo moj design, vidim, da so bili vsi pravilno ure in ponastavi ustvarjeni za vse module. Bu t nekateri moduli ne delujejo pravilno. EG phy_init_done signal v phy_init modul nikoli ne gre veliko. Ali obstajajo ay predloge za me, kaj storiti, da bi našli vir napak? Hvala vnaprej

 

[rhaynes]

Bom predlagati nekaj, kar se očitno in to je bilo nekaj časa, odkar sem uporabil Xilinx DDR2 stvari, ampak verjamem, metoda auto poravnavo uporablja v delanico ne pišejo / readback preizkus SDRAM in zato zahteva, da SDRAM simulacija Model je pravilno pritrjena pred init narediti bo šel res. Ray

 

[hastidot]

Živjo hvala za vaš odgovor. Misliš, da sem moral uporabiti ddr2_model v moji design, da bi imeli phy_init_done signal visoke? I instansiated ddr2_model v moji top modul, vendar problem še vedno obstaja. Ali imate dodatna priporočila?

 

[shyam4908]

Živjo, Poskusite slediti temu 1. preverite wheter CLK obdobje model je v območju ur delovanja 2. Preverite whethet, DDR2 priloženi model podpira vse fetaures omogočena v MIG 3. Preverite initiationlation, v DDR2 model bi morali videti init naredil indikacijo 4. Vse časa paramemter-Shyam

 

[rhaynes]

Na init bi morali videti nekaj podatkov dobiti pisno na SDRAM model in videli, da so podatki, dobili nazaj brati. Poglej v simulaciji, kjer misliš, da init začenja in videli, če lahko vidite pisati ciklov na RAM. Če ne morete potem MIG koda ni pa povedal, da init ali poteka v prikrivati. Če vidite napišite ciklov na SDRAM, vendar ne vidite pravilne podatke dobili prebral takrat problem je nekoliko težje, kot bi lahko veliko različnih stvari. Ali SDRAM model pljunil ven vse napake / opozorila? Ray

 

[hastidot]

I'v preveriti DDR2 model funkcije. Vsi čas in koklja, pravilna. Jaz ne vidim nobenih napisati cikel vzrok napišite proces potrebuje nekaj signalov, da gredo visoko, ki so nastale v delanico modulov plastjo (na primer phy_init_done). Toda tako kot se ne dobijo aktivirati s pomočjo simulacije, ni pisnih podatkov v model ram (ddr_dq avtobus je vedno "z"). :--( Mislim, da bi morala aktivirati signali, ki vodi do phy_init modul za uveljavljanje izhodnih signalov, vendar ne vem, kaj je to! :-( :-( :-(

 

[rhaynes]

XAPP858 appnote pravi, da plast PHY začetku je initialization takoj, ko sistem reset je deasserted. Jaz sem nehal pregled appnote in nisem videl označbo pravilne polarnosti, ki reset. Poskrbite ure iz bloka infrastrukture delajo (ali ste dobavljajo 3 ure?). Mislim, da če sistem reset je narobe ure ne bo niti delo. Če reset in ure so vse pravilne, potem je nekaj, kar omenja XAPP858 imenuje fizični sloj Debug Port, da bi vam vpogled v zakaj init proces ne bo začel. Ray EDIT - Moj prejšnji post o tem PHY umerjanja je malo narobe. Virtex 5, ne drugače Virtex 4's Uporabil sem v preteklosti. Glejte sliko 15 v XAPP858 za pravilen postopek.

 

[hastidot]

Dragi rhyans Zahvaljujemo se vam za vaš odgovor. Bilo je res v pomoč. I izvaja design na krovu. Včasih sem eden od mojih gumbov kot reset v datoteki UCF. po tem, ko pritisnete na tipko večkrat (deassert reset), zdaj phy_init_done signal gre visoko redno in vse ostale avtobuse, ki se pravilno inicializacijo. Cenim vašo pomoč. Hvala vsem za pomoč mi.

 

[permute]

zadnji čas sem rabil to, delanico krmilnik, ki debug info. na primer, bo država stroj vedno pass prvi in drugi stopnji, vendar ne bo uspel, na prvem IC, da so vprašanja v fazi treh. To je lahko zaradi spajkanja napako, če je to po meri PCB. To je lahko tudi posledica časovnega vprašanje, če ne zagotavlja pravilne contstraints čas. Prav tako se lahko zaradi nastavitve vprašanja. V anycase, določanju natančnega do napake, ali vsaj prvo točko neuspeha bi lahko bilo koristno.