mešane oblike v rešetke ispLever

[Davorin]

Ker ispLever Marina 4,1 ne podpira mešani jezik modelov ..

Kako lahko vključi v VHDL CPU jedro na primer v Verilog design?

 

[lucbra]

Nisem ga še poskusila, ampak mi je povedal, da zbere VHDL in Verilog ločenih datotekah, zgraditi Edif netlist in nato graditi skupaj.

 

[Davorin]

No .. le tako zdi, da je prek pro synplify .... ampak kdo lahko privošči je vseeno?(o;Ali lahko uvoz več Edif subdesigns v ispLever?

 

[eBond]

Da, to
doesnt podporo mešani način, vendar lahko uporabite anyother orodje za začetne korake kot Aldec ali Rivera ..če potrebujete programsko opremo lemm veš in in ko je Edif stori potem lahko začnete z uporabo predalčni ispLEVER 4,2 ali preffered 5 ..thatsis dobro orodje za enostavno ...
performanceis awesome
Bond

 

[Davorin]

eBond wrote:

Da, to doesnt podporo mešani način, vendar lahko uporabite anyother orodje za začetne korake kot Aldec ali Rivera ..
če potrebujete programsko opremo lemm veš in in ko je Edif stori potem lahko začnete z uporabo predalčni ispLEVER 4,2 ali preffered 5 ..
thatsis dobro orodje za enostavno ...

performanceis awesome

Bond