kako uvesti ure zamude znotraj cpld?

[catrat]

Zdravo, prijatelji
Da bi zadovoljili zahteve Tsu, želim uvesti uro zamude pri cpld (ne FPGA, samo le cpld kot max3000a, lsimach4000v), kako lahko naredim to?
Hvala!

S spoštovanjem

 

[mo]

Mislim, da ni mogoče izvajati z dodajanjem puferske zunaj

FPGA čip.

s spoštovanjem
catrat wrote:

Zdravo, prijatelji

Da bi zadovoljili zahteve Tsu, želim uvesti uro zamude pri cpld (ne FPGA, samo le cpld kot max3000a, lsimach4000v), kako lahko naredim to?

Hvala!S spoštovanjem

 

[r_e_m_y]

Zdravo catrat,

Za @ ltera napravo, lahko na to z dodajanjem LCELL komponento.
v vhdl je LCELL deklaracija:
Koda:

SESTAVNEGA LCELL

PORT (a_in: V STD_LOGIC;

a_out: OUT STD_LOGIC);

END SESTAVNEGA;