kako to storiti postsimulation?

[news]

Firefox trafia do urządzeń przenośnych, a dokładnie można już pobrać wersję dla systemu Maemo. Innymi słowy z 'liska' skorzystają głównie użytkownicy Nokii N900...

Read more...

 

[mic_huhu]

kako narediti delovno mesto simulacijo po sintezi z zasnovo prevajalnik? Hvala vnaprej!

 

[omid219]

Oblikovanje Compiler je sinteza orodje ni simulator. You sinteza vaš design v DC in ustvarjanje netlist in SDF (standardno zamudo format) datoteke. Potem zabeležijo ta čas datoteko v simulator, kot NC-Sim in preverite čas in funkcionalnost.

 

[mediatek]

odvisno od vašega prevajalnika po DC, naj bi dobil netlist uporabo april (kot je Apollo) ustvarjajo SDF nato dodajte ta SDF na vaš prevajalnik scenarij (ex: v VCS dodati "$ sdf_annotate" a.sdo ", pattern.chip,," SDF. log "," TOOL_CONTROL ", ......" na vaš vodič testbench reference VCS / NC uporabnikov), nato pa uporabite orodje za sledenje simulacije vala (enako kot RTL sim)

 

[AlexWan]

Hi, mic_huhu Post-simulacija je po P & R. Pre-simulacija je po sintezo.

 

[mic_huhu]

Hvala. Vsakogar. ampak hočem vedeti, kako to storiti simulatio po sinteza z uporabo Modelsim.

 

[akp494]

Hi mic_huhu Tukaj je način, kako si to naredil. Jaz sem ob predpostavki, vaše testbench koda je v Verilog tukaj. Recimo, da vaš DUT najvišji ravni, se imenuje rtl_top. modul rtl_top (.....); ..... endmodule Morda ste sintetizirali zgoraj modul z uporabo synopsys-DC. Zdaj boste dobili netlist, ki ustreza. Poskusite priti "SDF" datoteko za to netlist. Zdaj v vašem TestCase naredite naslednje. modul TestCase () rtl_top DUT (....) / / Instantiating najvišji ravni netlist začetno začnejo $ sdf_annotate ("rtl_top.sdf", DUT,); / / tukaj sem ob predpostavki, SDF datoteka obstaja v trenutnem imeniku. konec endmodule Sedaj lahko simulirajo TestCase () modul z uporabo modelsim. Upam, da to pomaga.

 

[spauls]

Hi AKP, Misliš vrata Sim, ponavadi po sinteza Pre postavite STA in Post postavitev STA poteka.

 

[mic_huhu]

Hvala, sem ga dobil. Problem je zaradi vesion My Modelssim 's.

 

[akp494]

Hi Spauls Ja mislim simulacij ravni vrata. STA je Static Timing pregled. Gate ravni Sims so dinamične kontrole časa skupaj s funkcionalnostjo

 

[funzero]

DesignCompiler napisati SDF datoteke, in ga uporabi za nazaj zaznamba.

 

[mic_huhu]

zakaj sem uporabo + notimingchecks, je rezultat ok. ampak jaz onesposobiti notimingchecks. rezultat je narobe. zakaj? sem lahko uporabite notimingchecks + možnost v postsynthesis?? Hvala vnaprej!

 

[niko_zhang]

1. notimingcheck: ne preverijo setup / imajo čas violatation 2. nospecify: onemogočite navedite čas