kaj to pomeni zapis VHDL?

[frznchckn]

Moj kolega in jaz se poskuša razvozlati nekatere prodajalca kodo in smo pravkar niso seznanjeni s nekaj tega zapisa:

 stalnih MY_CONSTANT: std_logic_vector (4 downto 0): = std_logic_vector (to_unsigned (16 # 0 #, 5)) ;

Kaj je drugi znak # za tukaj? Sem našel [url = http://www.vhdl.renerta.com/mobile/source/vhd00041.htm] VHDL - Literal [/url] v zvezi z "osnovno dobesedno". Bi lahko nekdo morda dodatno pojasniti base_literal zapis? based_literal:: = baza # based_integer [. based_integer] # [eksponent] Hvala.

 

[Alexium]

Očitno, 16 je osnova in 0 je based_integer. Frakcija in eksponent sta izpuščena, saj to omogoča slovnična.

 

[frznchckn]

Bi eksponent treba osnove? Torej, za ta primer: 16 ^ eksponent, saj 16 je baza?

 

[Alexium]

Nisem prepričan, vendar mislim, kaj ti je osnova za poziv je 0, in 16 je radix (tj. hex). Popravek: sem mislil, da je 0h * 16 ^ exp. Mogoče sem narobe, čeprav.

 

[TrickyDicky]

najbolj koristno, da lahko predstavljajo cela števila kot hex številke!

 

[TA37]

WTF je res, da so potrebne, da predstavljajo vrednosti "nič" v hex namesto decimalke. (Če ni to je bila le ena vrstica na kup, in vse druge vrste dejansko dala občutek, da je hex: 16 # 4 #, 16 # 8 #, 16 # C #, 16 # F #, itd)