je to bug v Compiler Design?

[jinruan]

da je takšen kodeks v moji design, ampak ko sem sintetizirati kodo, se mi zdi rezultat je narobe. V čem je problem? je to problem mojega kodo ali je to bug v DC? ciljne knjižnica slow/CSM25. Koda: (! rst_n) Vedno @ (posedge CLK ali negedge rst_n), če dout

 

[leeenghan]

Hi Jinruan, bodite potrpežljivi in sledenje s pomočjo logike. Oba sta enaka. Razmislite posledica synopsys, in menijo, v primeru, ko din == 0 in din == 1, in boste videli, kako pametna Synospsy je! Mimogrede, orodje uporablja scan FF za izvajanje logiko. To ne bi bilo dobro, če želite vstaviti scan kasneje, oziroma kdaj lahko čas iz poti SI dati presenečenje (npr. zelo dolge nastavitev časa). Regards, ang Han

 

[jinruan]

ko pa "din" doseže celica počasneje, kot "en" ali din, ko je "x" stanje včasih, dinamične simulacije kažejo, da dout bo vedno v "x" stanje.

 

[leeenghan]

Hi Jinruan,>> ko pa "din" doseže celica počasneje, kot "en" Če je temu tako vaš design teče prepočasen za takt. Obstaja razlog, zakaj DC ustvarite logiko, da je to. Najverjetneje vezje je manjše / hitrejši primerjati s tisto, ki jo pričakuje.>> din, ko je "x" stanje včasih Če imate ta problem, morate izboljšati model za FF. Če je "en" je "X", vendar pa sta drugi 2 vhodi na mux sta oba "0" ali "1", potem bi morala biti izhodna vrednost vhoda. Možno je, da model to vedenje z uporabo vrat (čeprav se ne morem spomniti off-hand). Regards, ang Han

 

[joe2moon]

>> Ko pa "din" doseže celica počasneje, kot "en? Ni pomembno," din "ali" en "signal dosegel prvi, dokler oba stabilne, nato pa CLK (ura) narašča rob. Torej, če vaš sinteza srečal čas, potem ne bi smeli videti "x" (neznano) se pojavljajo na dout (output). ------------------------- -------------------------------------------------- ------------>> da je takšen kodeks v moji design, ampak ko sem sintetizirati kodo, se mi zdi rezultat je narobe. Mimogrede, je morda bolje, da to logiko preverjanje enakovrednosti za orodje, ne pa to storite ročno. (npr. Conformal-LEC ali formalnost, lahko storite tudi.) In nikar STA (statični časovni okvir analize) in se prepričajte vrata ravni netlist in ustrezne SDF (standard zamudo format) datoteke izpolnjuje čas. Končno, če obstaja še gate ravni simulacije problemi obstajajo pri oblikovanju, nato primerjati simulacijo rezultat (morda valovno) med "pričakovana" rezultat in "napačno" ena, če želite izvedeti razlog. ----- -------------------------------------------------- --------------------------------- Hope zgoraj, se lahko informacije, pomoč bolj ali manj.

 

[ManojG]

Hi Eng Han, prosim oprostite moji nevednosti. Imam eno dvoma glede izjave SDFFRX1 (SI (en), SE (DIN), D (1'b0), CK (CLK), RN (rst_n), Q (dout)......); == SDFFRX1 (SI (DIN), SE (en), D (1'b0), CK (CLK), RN (rst_n), Q (dout)......); Kot je na RTL, ko en == 1'b1 dout

 

[AH Ling]

Vedno @ (posedge CLK ali negedge rst_n) if (! rst_n) dout

 

[jinruan]

imam sintetiziranje kodo s tremi stil kodiranja, in ugotovila, da je rezultat enak.

 

[tony_taoyh]

Mislim, da lahko poskusite uporabiti: (! Rst_n) / / synopsys async_set_reset "rst_n" / / synopsys sync_set_reset "en" Vedno @ (posedge CLK ali negedge rst_n), če dout

 

[heartfree]

Ali lahko prilepite na obnašanje modela SDFFRX1 v knjižnici? Imam isto puzzle z ManojG