integer-N PLL zaklepanje - prosim vodnik za debug

[Dinesh Agarwal]

moj PLL izdelani za 2,475 GHZ je fiksiran na 2.485Ghz

ref frekvenca je 5HHZ in si razdeliti razmerje 495.

prosim vodič debug

 

[BigBoss]

Zdi se, da programsko napako (LSB bi se lahko narobe naložen) ..

 

[Dinesh Agarwal]

bits nadzor razmerja se preverjajo in zagotavljajo pravilno razmerje 495

nobene druge možnosti

 

[AdvaRes]

Dinesh Agarwal je napisal:

moj PLL izdelani za 2,475 GHZ je fiksiran na 2.485Ghzref frekvenca je 5HHZ in si razdeliti razmerje 495.prosim vodič debug

 

[biff44]

1., je to res zaklenjena?tj.Če spremenite referenčno frekvenco malo, ne VCO spremembno frekvence, točno, kako daleč math pravi, da je treba?

Je pogosto zgodi, da PLL čip mora biti programirani na čuden način.Včasih je število N je res N 1, ali kaj podobnega.Preberite list previdno.Če je prodajalec priloženo programsko opremo, programsko opremo in program, ki gledati kaj vam pove registra kot prebrano.

Rich
www.MaguffinMicrowave.com

 

[saro_k_82]

AdvaRes napisal:Hi Dinesh Agarwal,Jaz sem se soočajo z isto težavo z mojim PLL.
Nisem prepričan o tem, vendar mislim, da je problem v zvezi s črpalko dajatev in uhajanja v filter.V bistvu domnevamo, da vaš PLL signal povratne informacije ustvarjajo UP za CP in referenčni signal ustvarja signal Down.
Ko je zaklenjena PLL, je povprečni strošek in decharge enaka nič.
Torej, glede na uhajanje v CP, bo VCO Vtune zmanjšala.
Torej mora povratne informacije signal nekoliko višje v frekvenčnem za nadomestilo uhajanja izgube.Ali se kdo strinja z mano?

 

[AdvaRes]

saro_k_82 napisal:No ..
Nobena količina uhajanja lahko ustvarite to napako.
Lahko očitno le kot spodbuda v pnoise spektra.

To je samo primer napačne razlage razkoraka faktor

 

[saro_k_82]

TSPC načrtovane brez povratne informacije inverterjem bo imel frekvenco meje min.Bolj pa za flops za delo na 10GHz lahko ne na 500MHz v skrajnih primerih.<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />To je samo, da nisem mogla najti nobene druge napake ....

 

[yendori]

Morda vaše reference osc je drsela.

 

[BigBoss]

Če ste program delilnika razmerje 490, ki vam bo dala "normalno" 2450MHz, in tudi VCO narašča frekvenca 5MHz s to načrtovanje, lahko rečemo, da programiranje dela dobro ...
Poskusite to preverjanje, potem bomo pogovarjali ..

 

[AdvaRes]

Thers druge rešitve za pritrditi to žuželka kot je uporaba napetosti izravnajo, da se VCO Vtune.

BigBoss je napisal:

Če ste program delilnika razmerje 490, ki vam bo dala "normalno" 2450MHz, in tudi VCO narašča frekvenca 5MHz s to načrtovanje, lahko rečemo, da programiranje dela dobro ...

Poskusite to preverjanje, potem bomo pogovarjali ..

 

[Element_115]

Mogoče vaš Fref je off (Extra odbor kapacitivnost).
Bomo videli, če Fref = 5.02MHz.