Gate ravni simulacijo

[wisemonkey]

Živjo vsem, sem poskušal iti skozi tutorial VCS, da bi dobili idejo vrata ravni simulacijo sem že sintetizirali design (na katerem sem delal preko zadnjega semestra) Torej, zdaj sem poskušal vprašanje (saj so Toshiba knjižnice zaščiten tag v njih) VCS + v2k-sverilog top.v tb.v design.postsynth.v-y ./lib/verilog/tc240c libext + +. tsbvlibp Vendar jaz še vedno sporočilo o napaki kot slabo šifriranje v eni datoteki in knjižnice na žeton " Zaščita strani "Hvala za vse predloge

 

[ljxpjpjljx]

ste prebrali SDF datoteke?

 

[wisemonkey]

št. Ustvaril sem netlist (design.postSynth.v) datoteko s pomočjo pisanja (format Verilog) ukaz za dc_shell. Ker zdaj mi ni zdaj postopek / ukaz, da ustvarite datoteko SDF. Hvala [size = 2] [color = # 999999] Dodano po 18 minutah: [/color] [/size] Tukaj je tok, da sem razumel iz splošne branje in moje tečajev: (prepričan sem, da obstajajo deli manjkajo še posebej po sinteza me prosim popravi) Design (Verilog kodo pisanje od specs) Funkcionalna simulacijo (samo oblikovanje datotek in testbench) Sinteza (površina / čas poročanja o uporabi knjižnice oblika z datoteko design) Post sintezo simulacijo (s pomočjo istega testbench kot v koraku 1 in netlist datoteko, pridobljene v koraku 3 in knjižnico virov) Kraj in Route (jaz sem še, da jo raziskujejo pa toliko sem prebral: avtomatiziran proces s pomočjo orodja in netlist datoteke)

 

[wisemonkey]

hmm lahko kdorkoli povej mi, če delam prav, tako ali narobe, tako da lahko nadaljujem branje / iskanje, če sem narobe. Hvala za vse predloge

 

[randyest]

Zapisovanje SDF ali ne, nima nič opraviti s sporočilom o napaki o šifriranje. Ali lahko citiram natančno sporočilo o napaki? Sem morda lahko pomagali, če lahko posredujejo podatke.

 

[wisemonkey]

Seveda tukaj je točno napaka: (po razčlenjevanju nekaj datotek pravilno)

Zaščitena koda ni bilo ustanovljeno s VCS - ne more dekodirati. Napaka-[SE] Bad šifriranje Started šifriranje zunaj modul ali v drugem obsegu. "./lib/verilog/tc240c/tsbMUXXprim.tsbvlibp", 7: žeton je "zaščiten` '`zaščiten ^

 

[randyest]

Zdi se, da je bil vaš encrypted model, šifrirano z orodjem, ki ni VCS. Mogoče NCVerilog ali kakšno orodje FPGA? Po mojih izkušnjah šifriranje je orodje specifična. Mogoče prosite prodajalca / fab kaj orodje, ki ga je kodirana z in videli, če ga lahko ponovno naredi za VCS? Žal ne morem biti več pomoči.

 

[wisemonkey]

hmm svojo univerzo na mojem stroju tako da bom moral govoriti z administrator lab. Hvala, da opozarja, da

 

[asicganesh]

Lahko uporabite write_sdf za ustvarjanje SDF datoteke iz vašega dc_shell samega

 

[randyest]

[Quote = asicganesh] lahko uporabite za ustvarjanje write_sdf SDF datoteko iz dc_shell sama [/quote] Sem kaj spregledal? Zakaj misliš, da SDF zaznambe ima to kaj opraviti s šifriranjem problem? Glede na njegovo sporočilo o napaki, VCS rekel da ne more dešifrirati modul (nekateri primitivni celici.) Tudi če SDF zaznambe ne (kar nimamo dokazov o) VCS očitno ne more dešifrirati kaj. To se dogaja pred SDF zaznamba. Dešifriranje ne uspe. SDF zaznambe očitno nima nič opraviti s tem. Ali pa sem kaj spregledal? Prosimo, razložite vašo idejo v večji meri, da bomo lahko razumeli.

 

[heartfree]

Strinjam se s randyest. Treba je orodje verige vprašanje, poskusite ncsim.

 

[pini_1]

Za projekt omrežje sem simuliranih oblikovanje v RTL, post NGD in vrata ravni. Morda boste želeli, da pogled, čeprav sem brez VHDL simulator in sicer GHDL, http://bknpk.no-ip.biz/my_web/IP_STACK/synt_ngd_1.html

 

[wisemonkey]

Hvala vsem, še posebej randyest. Knjižnica je bila šifrirana s kadenco orodjem (ncverilog) in nisem imel ncverilog privzeto v mojem PATH spremenljivko. Kakorkoli že, da je bil določen z urejanjem cshrc, zdaj lahko dobim, da začnete simulacijo z ncsim, pa sem nekaj napak, za reševanje čeprav bo poročilo še enkrat, ko sem šel skozi vrata ravni zaslugi pini simulacijo, ampak sem se uporabljajo FPGA orodja za proces vendar pa ta čas želela slediti dokončanje ASIC tok [size = 2] [color = # 999999] Dodano po 39 minutah: [/color] [/size] Torej Naslednje vprašanje je: Jaz bi Domnevam, da je pomembno, da uporabite

 Spljeskati in uniquify

, če sem modulov v drugih datotek? Thats točno tam, kjer sem zaljubljen trenutno kot lahko dobim netlist, ampak mislim, da zato, ker sem vrste FIFO izven design (ki sem jih ustvaril primer v oblikovanju), ne morem simulirati pravilno je, da je pravilna? Ali je še kaj, da moram preveriti?

 

[wisemonkey]

Živjo vsem, sem zahtevo kdorkoli lahko objavite tutorial za ncverilog - s poudarkom na ravni simulacije vrata. Jaz sem tista, ki sem trenutno branje, če da rešuje moje vprašanje bom post. Plus bi bilo res super, če je ni le ukazi, ampak morda nekaj pojasnil, korak za korakom, morda z nekaj referenčnih design. Tukaj je stanje: sem prebral 3 datotek ter ustvarila netlist za zasnovo, ki izgleda nekako takole

 FIFO - DESGIN - FIFO

fifo Vsak ima svoj spomin, vendar ne morem uporabljati v proizvodnji netlist (I " m ni ravno jasno, zakaj, ampak kot vem, spomini ne bi smel biti sintetizira), tako da v bistvu, ko se začne ncsim se predstavlja z napako, kot so nekaj pristanišča niso povezani in sem dobil simulacijo napaka enaka funkcionalne napake simulacije, ko sem zamočil FIFO povezav. Vem, da ta informacija ni dovolj, da komentira, ampak jaz bi bil zelo vesel samo vaje, kot tudi, bom poskušal odmisliti. Thanks

 

[wisemonkey]

Izkazalo se je njeno ni vprašanje z več orodji. Bil sem z uporabo ncverilog pravilno, vendar zdaj ga je treba na ravni debugged vrata (od Funkcionalna preverjanje in sintezo izkaže, da je pravilno). In je videti na število signalov v post netlist sintezi, svoje zastrašujoče celo razmišljati o debug, da za zdaj sem prenehala delovati v smeri mesta in poti, ki je naslednji v vrsti.