Dve Verilog FDM style primerjavo

[davyzhu]

Hi all,

Obstaja problem na Kako napisati FDM v Verilog (http://www.asic-world.com/tidbits/verilog_fsm.html).
Večina sintezo orodja priporočamo, drugi "Uporaba Dve Always Blocks" stil.Toda želim uporabljati tretji "Single Always" stil.Zato se zdi bolj kompaktna.

Kaj so prednosti in slabosti med obema stilov?Vidim, da se lahko tretje slog so prehod državne časom.Vendar pa tretja slog dobiček večjo frekvenco in krajše kritično pot?
Hvala!

S spoštovanjem,
Davy

 

[masai_mara]

Uporabite lahko katero koli od treh omenjenih stsyles glede na vaše udobje.Toda svojo boljšo prakso, da ima vedno več blokov, saj je pomoč v učinkovito odpravljanje napak.

 

[no_mad]

Kar se mene tiče, jaz zmeraj raba vedno 2 blok.To pa zato, ker prva vedno blok je moje stanje (poleg tega n) in drugi blok vedno je moj combo logika blok.

Kot vsi vemo, FDM v osnovi, so del 2.
1.flip flops
2.combo logike

Tako, z uporabo 2 vedno preprečijo, več je moje življenje lažje kode in odpravljanje napak.

Ampak spet, "je odvisno od vašega udobja", masai_mara

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />

 

[naselitve]

I menijo, da slog dva bloka vedno je bolje, saj je dobro, na območju in čas!

 

[nittinsharma80]

Živjo
našli priloženem dokumentu, ki opisuje th epros in slabosti različnih stilov kodiranja
jaz upanje to pomoč
s spoštovanjem
Oprostite, toda morate prijavo na ogled te priloge

 

[nemolee]

davyzhu wrote:

Kaj so prednosti in slabosti med obema stilov?
Vidim, da se lahko tretje slog so prehod državne časom.
Vendar pa tretja slog dobiček večjo frekvenco in krajše kritično pot?

 

[Guest]

Jaz navadno raba vedno tri bloke za opis stroja končno stanje.

en blok je zaporedna logika;
Drugi blok je naslednji stanje večkombinacijskih logic;
tretji blok je izhodna logika.

Menim, ta stil je zelo jasna in enostavna za debug.

za sintezo, mislim, da vsi slog bo isto, ker

DC je dovolj pameten.

s spoštovanjem
davyzhu wrote:

Hi all,Obstaja problem na Kako napisati FDM v Verilog (h ** p: / / www.asic-world.com/tidbits/verilog_fsm.html).

Večina sintezo orodja priporočamo, drugi "Uporaba Dve Always Blocks" stil.
Toda želim uporabljati tretji "Single Always" stil.
Zato se zdi bolj kompaktna.Kaj so prednosti in slabosti med obema stilov?
Vidim, da se lahko tretje slog so prehod državne prikritost.
Vendar pa tretja slog dobiček večjo frekvenco in krajše kritično pot?

Hvala!S spoštovanjem,

Davy

 

[dBUGGER]

HI,
nanašajo na Cummings dokumentov.Celo tri vedno blok se lahko zmanjša na dva s o / p kodirani z državo.V tem primeru sta vedno bocks še tri bo dobro.
s spoštovanjem,

 

[nanako]

če boste uporabili 1, 2 ali 3 vedno blok, sinteza rezultat mora biti isti.2 ali 3 blok vedno morala biti dobra, saj zagotavlja boljšo berljivost na RTL kodo.sem rabil, da Ussé 3 vedno blok, ampak kasneje, ko design dobili večji in več držav za kodo, sprememb na 2, kot je lažje sledenje in določanje stanja in rezultatov.