Dual Port ram Simulacija Issue

[shethpurak]

Hi

To je, kako sem izvajal svoj dvojni pristanišče ram

Vedno @ (posedge CLK) začeti
if (wr_en)
mem [wr_ptr] <= data_in;

konec

Vedno @ (posedge CLK) začeti
if (rd_en)
data_out <= mem] rd_ptr [;

konecNekako v simulacijah mojem data_out je 1 ura zamuja.postane izhod po 1 uro, takoj po rd_en.

Vem, da je eden uporabljajo asinhroni bere z uporabo dodeliti izjav.Ali obstaja kakšna rešitev z ohranjanjem brati sinhrono, tako da mi bere se zgodi istočasno dobim rd_en.

Prosim povej mi

Hvala

 

[rakko]

to storite takole:

Vedno @ (*)
if (rd_en)
data_out_pre = [] mem rd_ptr;Vedno @ (posedge CLK)
data_out <= data_out_pre;

V bistvu, berete ram z combo logiko in ga prenesemo proizvodnje na uro rob.