Connecting ustvaril primer moduli pravilno

[Rob B]

Sem bil simuliranje nekaj HDL z ModelSIM in videl, da bajtom podatkov je ni vložena na najvišji ravni, kot sem pričakoval, da kaže kot "xxxxxxxx".

Najvišji ravni je 32-bit ravni proizvodnje in želim uporabljati najnižje 8 za te podatke (moj endianness bo tukaj narobe, ampak to je za kasneje).

V najvišji ravni:

Kodautput [00:31] OutputInt;žice [00:07] Rezultat = 0;dodeliti OutputInt = Output;if (nekaj)

Izhod [00:07] <= Izid;Core MyCore (. CoreOutput (Izid));

 

[cherjier]

"Dodeliti OutputInt = Output;"

vaš OutputInt je 32bits in izhod prevzeti je 8bits.
ne morete povezati 8bits žico na 32bits register.bi morali dobiti opozorilo, ko sintezo.preverite vaše poročilo.

nekako se lahko povežete na ta način:
dodeliti OutputInt [07:00] = Output;

poleg tega spcifying reg ali žico [00:07]?Nikoli nisem poskusil to spredaj.večino časa sem samo uporabo [MSB: LSB]

 

[Rob B]

Naročanje je posledica MicroBlaze endianness mislim

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

.

Spremenil sem bit širino bajt (od celo število), vendar rezultati so isti.

Če sem sila "CoreOutput" v vrednosti dobim "xxxxxxxx" v zgornjem izhodna raven.

Vendar, če sem sila "Rezultat", da vrednost, deluje kot hočem.

Zdi se, da nekaj narobe s. CoreOutput (Izid) bit.

 

[echo47]

Nisem prepričan, kako izpolniti svoje kode.To bi pomagalo pokazati popolno Verilog modulov, da lahko vsakdo zlahka reproducirati problem.žice [00:07] Rezultat = 0;

Ne namenja nič, za rezultat, saj je v koliziji z izhod iz Core.
ModelSim prikaže nasprotujoče si naloge, kot "X".

 

[cherjier]

echo47 opozoriti, ...

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />da bo konfliktov za "Rezultat"

 

[Rob B]

Hvala vsem.

Nasprotujoče si rezultatov je bilo, odstranili "= 0" in podatkov razširi.

Kako bi se dogodka, ki vplivajo na MicroBlaze, če se je to zgodilo v obrobnih?Jaz sem se spraševala, kot je ta modul se zdi, da visi moj procesor nekako (vezanih na FSL in Slišim, da so res dobri v visi CPU, če je nekaj narobe).

 

[echo47]

Če poskušam sintetizirati module s to vrsto konfliktov, XST 10.1i aborts z napakami, kot je ta:NAPAKA: Xst: 528 - Multi-source v enoti <top> na signal <Izid <0>>; ta signal je priključen na več voznikov.Vozniki so:Izhodni signal <MyCore/CoreOutput_7> FD stopnjiSignal <Izid <0>> v enoti <top> je dodeljen na GNDTu je moj test številka:
Koda:

modula top (CLK, Output);

vložek CLK;

žice [00:07] Rezultat = 0;

izhodna reg [00:07] Output;Core MyCore (. CLK (CLK),. CoreOutput (Izid));Vedno @ (posedge CLK)

Izhod <= Čisti poslovni izid;

endmodulemodul Core (CLK, CoreOutput);

vložek CLK;

izhodna reg [07:00] CoreOutput = 0;Vedno @ (posedge CLK)

CoreOutput <= CoreOutput 1;

endmodule

 

[Rob B]

Bi lahko nekatere neprijavljenim sintezo problem v moji modul lahko povzročajo mojih zadnjih problem?

Če ne bo moja napako HDL

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Zelo vesel" border="0" />

.

Tukaj je celoten modul, ko sem odpravila vse initialisations, ni veliko, sem bil težaven teči voznik ADC nad FSL pa visi CPU na start-up.

Želel je res hvaležna, če bi jo graditi s svojimi novimi orodji in videti, kaj se zgodi, moj 9,1 različice ni napaka na zadnjem stvari sem vrgel na to.
Oprostite, vendar morate prijavo na ogled te priloge

 

[echo47]

To je le dve Verilog datotek.Ne vem, kaj storiti z njimi.

 

[Rob B]

fsladc.v je primer adccore.v modul, vendar sem bil "hlastanjem slamic" s tistimi datotek

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Sad" border="0" />

.Nisem dobil vse bližje k reševanju problema, ki jih spreminja in danes sem zdaj ne mislim, da krivda je v celoti iz teh zbirk vsakem primeru.

Ive 'been težaven najti tisto, kar visi CPU z gradnjo v FSL predlogo, namesto težaven položiti drug modul naravnost vanj.

Mislil sem, da FSL obrobne state-naprava ne deluje po pričakovanjih in treskav CPU s pisanjem na obrobnih-end mojster FSL.Sem prebral, da FSL dostop lahko laži visi MB.

Sem dobesedno le uspelo dobiti zunanje debug LED za osvetlitev, ko je sys_rst_s uveljavlja z dodajanjem odstopu "Idle" stanje primera FSL izjavo perifernih (sys_rst_s se lahko uveljavlja preko gumba).Vem, da nekateri Sistem je zdaj deluje, vendar je treba odkriti, kako komunicirati s periferne s strani MB, brez periferne visi CPU pred oznako teče.