avtobus mostu v CPLD

[buenos]

Živjo!

Imam za oblikovanje vmesnik bus sistem in naslov dekoderja, za ADI procesor Črnoplavuti v CPLD.je 133MHz sistemsko vodilo.Moram povezavo 133MHz SDRAM, in nekatere nizki hitrosti zunanjih naprav (USB / ethernet krmilniki, max 12/50MHz).DSP bo bus master.USB-IF lahko s časom avtobus gospodar, vendar to ni potrebno.Želim uporabiti Coolrunner Xilinx CPLD.

- Ali je mogoče, da bi 133MHz vmesnik avtobus logike v CPLD?Je Coolrunner dovolj hitro, da za to?(podatkovni list dejal: 5,7 ns pin-to-pin zamud, in max 250MHz)

Kot vem, 250MHz sistem preizkus je sestavljen iz enega vrata, in nič drugega.Ampak moja ČE bo bolj difficoult.Zato mislim, da bo delo počasnejše.Ne čakati točno hitrosti, le ocenjeno.

- Kaj je treba storiti bus-IF logika?

Ne morem si zamisliti, da je zelo preprosto (prescaler ure, nekatere vrata za signal READY), vendar obstajajo zelo difficoult bus-IF doseženega, z dvojno spomini pristanišče, in drugih ...Kot OPB / most PLB za procesor Microblaze.Zakaj potreba, da se raven difficulity?

- Ali lahko priključite neposredno na SDRAM-bus sistem?(z naslovom dešifrirati-CS-signal iz CPLD) procesor ha univerzalni vmesnik za DRAM, SRAM in drugih, in je integriran krmilnik SDRAM.

- Kako naj vem, zahtevane velikosti CPLD?- Ali bo dešifrirati naslov CPLD zmanjša učinkovitost sistema, in SDRAM hitrost dostopa?S povečano CLK na CS (CLK, da naslov) skew.Kaj naj naredim?

 

[news]

Kaspersky Lab po raz kolejny publikuje zestawienie sukcesów w walce z cyberprzestępczością. "Gwiazdami" kwietniowego rankingu są m.in. rosyjski haker Władimir Drinkman oraz czterej jego współpracownicy, zamieszani w prawdopodobnie największa obecnie aferę związaną z włamaniem na tle finansowym w USA. Straty z przestępczej działalności tego gangu mają przewyższać 300 milionów dolarów.

Read more...

 

[buenos]

vsakdo ima namen vse avtobusne mostu, ali visoke hitrosti, avtobus?

 

[mc & FPGA]

kot isee, ki jih želite sporočiti SDRAM in drugih avtobusnih kot usb, ...
kot veste, kar potrebujete za nadzorovanje sequncer osveževanja timiing za SDRAM in druga sequncer za nadzor avtobus timming kot USB ali ethernet,
boste imeli težave z uporabo coolrunner in drugih CPLD za nizke Makroćelija,
in morate spomin za nadzor asynchrounce vmesnik, tako CPLD in coolrunner niso dober pripomoček.

 

[buenos]

Imam ADSP-BF533 procesor, z notranjim SDRAM krmilnik.Proc je en avtobus inerface, za vse zunanje periferne enote, in mem.Ima vse signali za vse.

Kot vidim zdaj v UG, ext avtobus je izbrati signale, za SDRAM in druge 4 za perifernih naprav.to je v redu!

V tem primeru bi lahko uporabljam CPLD?S hitro ločiti 3state buffer?kot spomin asinchronous podobno napravo, z pripravljena signal.

Torej, CPLD (ali karkoli), je to samo premostitev avtobus.V proc strani, je proces, in mem, in na drugi strani, pa so počasi periferne enote, v počasno 10-15MHz bus.

Ali potrebujem avtobus most?Ali lahko priključite neposredno?V mnogih plošč DSP, je CPLD, z nekaj avtobusov funkcijo.Kaj bi morali storiti v avtobusih?

Kaj če bom moral oblikovati (v daljni prihodnosti, ne zdaj), sistem brez tega, kot je dobro ext-bu-IF?Bom moral pripraviti te izbrati signale?s čim?Ali je mogoče v tej hitrosti?

 

[mc & FPGA]

ya, DSP procesor, kot ti c6000 in youranalog naprave, kot so procesor ADSP nekaj obrobnih za nadzor DDR SDRAM ali avtobusom, in so poceni način za povezavo spomin in drugih avtobusov (npr. ethernet), ya v nekaterih odborih le za i / o buffering in izvajanje drugih avtobusnih nadzor, kot jih uporabljajo usb CPLD (in za nizke moči sistema, ki jih uporabljajo collrunner), in CPLD dovolijo nam designingt za nadzor i / o port.as si rekel, da ne potrebujete jih contrlloing SDRAM ( vzrok ADSP naredil). tako da vam ni treba jih hitro hitrosti.

 

[buenos]

spet mimo.

in kaj o premostitvi med 133MHz in 15MHz avtobus?Je dovolj hiter avtobus stikalo (izberite) in uro prescaler?pripravljena-signal logika?ali moram neki časovni spomin-buffering?ali ne?

Če bi jaz uporabo brez bus-sw, ko DSP vzel nazaj izberite nizke sp.per., Lahko ven od avtobusne počasi.(bus crash) In jih potrebujejo počasneje CLK.

Kaj mislite v tem:izberite signal
----------------------------
II
I bus sistem V (en) počasen avtobus
[DSP ]---------------------[ bus-sw ]--------------------- --
IIII
[SDRAM] [drugih hs] [lowsp.per.1] [lowsp2]Upam, da izgleda vidna.Dodano po 1 minutah:kot jaz vidim, ne videti, kako se pripravi.<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Žalosten" border="0" />

Dodano po 11 minutah:Ne morem ga pripraviti, saj forum sistem ne omogoča več prostora v besedilu.

drugi poskušajo:Code:

izberite signal

------------------------------------

I I

I bus sistem V (en) počasen avtobus

[DSP ]-----------------------------[ bus-sw ]------------- --------------------------

I I I I

[SDRAM] [drugih hs] [lowsp.per.1] [lowsp2]

 

[mc & FPGA]

kot vidim iz vašega note,
hočeš in ti lahko nadzorujejo SDRAM pri hitrosti 133 MHz, in vmesnik podatkov
drug avtobus, zato morate asynchrounse pomnilnika v vašem DSP procesor ali protochol dma v vašem DSP procesor za nadzor hitrosti i / o avtobus v nizki hitrosti,

 

[buenos]

je možno, da lahko procesor dostop do SDRAM pri visoki hitrosti, ter na isti avtobus, lahko dostop do perif pri nizki hitrosti?
Ima asinhron signali spomin nadzor, kot je pripravljen signal.Videl sem to.le čaka nekaj ciklov, saj se dostop do perif?
ne ne potrebuje zunanjih logika?odbojnikov, stikala?