ASIC simulacije vs FPGA

[no_mad]

Hi, sem imel ta argument z mojim kolegom. Argument je, če bi kateri koli oblik preverjene na FPGA krovu, je treba preveriti še enkrat na orodje, simulacija ASIC z SDF datoteke. To je za potrditev design bo deloval brez kakršnih koli bug ali glitches, ko trak-out kasneje. Po mnenju kolega, če je videz dela na krovu FPGA. Tako bo zagotovo delo na ASIC. Ampak moj argument je, kaj o zamudi in glitches. Ker ta dva (ASIC n FPGA) ima drugačno arhitekturo. Kot vsi vemo, FPGA je PLA in ASIC je izhod. Razumem, da FPGA je dober način za preverjanje in potrdite algoritem. Prosimo, delite svoje mnenje, zelo cenjeni. Hvala vnaprej,-no_mad

 

[stevepre]

Vaš kolega je večinoma prav, ampak seveda, morate prepričati časovno omejitev mora biti dobra in verfied. Glitches in zamudo? Zamuda je mogoče ujeti v analizi časa (STA). Glitches? Glitches so povsod v vsaki design. In tam so glitches v obeh FPGA in ASIC. Ampak tako dolgo, kot je sinhrono design in izpolnjuje čas, bo to delo.

 

[ami]

Hi, je My nedavno posnet-out chip preveri tako krovu FPGA in simulacija (RTL in vrata ravni), in tukaj je nekaj mojih izkušenj: 1. s preverjanjem svojo kodo na FPGA krovu, lahko poskrbite, da vaš čip deluje dobro. Obstajajo nekatere funkcije potrebujete zelo dolgo časa, da je treba preveriti z RTL simulacije, FPGA in je edina izbira. 2. razen z uporabo FPGA - neposredno -> ASIC tecnology, preverite vrata / čas z SDF datoteke je treba. Problem tukaj je, ni funkcije, ampak čas. 3. Počutim se, vse kode, ki skrbno preveriti s RTL simulacije ---> run tudi v FPGA krovu + + + SDF časovni pregled bo OK ---> ASIC čip deluje OK. rgrds,

 

[bajahaya]

Hi, ni nujno, da v čip funtionaly delo tudi v ASIC, če se dokaže v design FPGA. Razlog: FPGA usmerjanje so omejitve usmerjene poti, to pomeni, da ima svojo strukturo in že smo le kratek stik povezuje, da bi vsak CLB, da je priključena. V nasprotju ASIC je differnt usmerjanje topologija. FPGA kartiranje se naredi za ustrezno architecuture in jo lahko uporabite več površine s tem bolj zamude, kot tudi, ASIC pa bi lahko imela manjšo površino in manj zamud, da bi se lahko podatki prihodu je že preveč. V ASIC imamo dober nadzor o časovnem načrtu zahtev in orodij na voljo danes, so zelo pametni, v opmitization, ki so v FPGA.So smo lahko zagotovim, če bo design v dokazano v FPGA dela enako v ASIC. Moramo vedno iti v tok design za STA in Paristic pridobivanje žic vedeti realnem dealy in tudi za zagotovitev logiko / funkcij v preverjanje. Regards, ALI

 

[SkyHigh]

no_mad, FPGA je hitro izdelavo prototipov tkanine. Jo uporabite za preverjanje, funkcionalnost vašega RTL design deluje. Pravilo: Vedno pravilne nekaj na vrhu, preden ste prišli do dna. Od ASIC vidika, morate opraviti STA po post-sinteza, preden nadaljujete z floorplan. Izkušnje: Lahko pass STA po post-sintezo, vendar pa ne sme opraviti post-postavitev simulacija z SDF. Kakšna je razlika: ASIC design je umetnost. FPGA design je igrača. Če lahko to storite ASIC, lahko to storite FPGA. Toda ne obratno.