9.1i (XILINX) - problem z območja na FPGA

[ramzitligue]

živjo,
i zgrajen del z uporabo VHDL, potem jaz sintetizirajo, in sem ugotovil, da logika
uporaba na FPGA je bilo 1000 rezine
Potem sem dvojnik te komponente 4 krat in i sintetizirati nove coponent in jaz ugotovila, da je logika uporabo FPGA za manj kot 4000 rezine: it's 3500 rezine
je to normalno?
jaz raba ise 9.1i (XILINX)
mi lahko pomagaš?

 

[tinker_tim]

Njena skupna za sintezo orodja za optimizacijo in deli sredstva po subjekti ali modulov.
Obstajajo možnosti, da bi običajno delitev virov, kot tudi, vitkejša hierarhija, itd

Če onemogočite te funkcije, potem boš lahko dobil svoj 4.000 rezine, čeprav si
Verjetno ne želite storiti, da na dolgi rok.

Hope this helps.

Tink!

 

[ramzitligue]

živjo,
kjer lahko najdete možnost desable delitev virov v ise9.1i?, da bi primerjava ...Dodano po 17 minutah:hvala sem našel