4 vhodni seštevalnik v VHDL seštevalnik

[killersbeez]

Zdravo, imam vprašanje vroča, da seštevalnik program s 4 vhodi v VHDL! Imam to kodo VHDL je pravilna?! Knjižnica IEEE; Uporaba ieee.std_logic_1164.all; OSEBO seštevalnik je generično (lutke: čas: = 0 ns); PORT (A, B, C, D: IN std_logic; vsota: OUT std_logic); END organizacije; ARHITEKTURA funkcionalne OF seštevalnik IS BEGIN PROCES (A, B, C, D) BEGIN if (= 0 "in B = 0" in C = 0 "in D = '0 '), potem vsota

 

[Fl1pFl0p]

Predvidevam, da ste začeli ven, morda za razred, v tem primeru Ripple Carry Adder je tista, ki jo bo za seaching. [Url = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL: Ripple-Carry Adder [/url] in to pojasnjuje seštevalnik valovanje izvaja [url = http://www.search .com / sklic / Adder_ (elektronika] Predlog za Adder (elektronika) - Search.com [/url]), da bi bilo treba pomagati.

 

[killersbeez]

pravi, to za mene in jaz vekanje najti kaj narobe: (digi.vhdl: v seštevalnik (funkcionalni): digi.vhdl: 64: syntax error, nepričakovanih t_PROCESS, pričakuje t_IF na PROCES v2cc: digi.vhdl: 1 napake

<span style="color: grey;"><span style="font-size: 10px">---------- Post doda na 00:45 ---------- Previous objava je ob 00:27 -------- -! </span></span>
Najdi problem vse deluje, vendar pa je 4 vhod seštevalnik ali kaj drugega?!

 

[Fl1pFl0p]

Ta vrstica prikazuje število vhodov: IN STD_LOGIC_VECTOR ( 7 downto 0 ), to je 8bit seštevalnik. Valovanje seštevalnik se lahko več fazah, da čim več bitov, kot bi želeli. Če ste prebrali referenčno povezavo zgoraj, in za zanka povzroča zmedo, poskusite branju ta primer. [Url = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html] VHDL kodiranje nasveti in triki: 4 bit Ripple Carry Adder uporabo osnovnih logičnih vrat [/url] To je vrata ravni 4bit seštevalnik in preskusni napravi za simulacijo svoje vedenje.

<span style="color: grey;"><span style="font-size: 10px">---------- Post doda na 18:31 ----- ----- Prejšnja objava je ob 18:15 ----------</span></span>
O wooo ... ni videl svojo kodo na vrhu. Od kod izvira ta ideja?

 

[sanju_]

hi v vašem programu njihov ne izvaja, in namesto da bi "če" lahko uporabite "primer" bolje .. Če želite uporabiti "else if" bolje uporabiti "elsif ".... boste lahko dobili napaka v kodi, ker ste uporabili toliko "če" in en "konec, če" http://www.edaboard.com/thread190952.html

 

[vipinlal]

Eden od predlogov, VHDL ponuja elsif. Torej, namesto da bi uporabljali drugega, če vsakič, ko lahko uporabljate elsif. Koda bo videti čistejša in enostaven za debug. Uporabili ste veliko "else if", v zgornjo kodo, vendar doesnt imel dovolj "Konec Če" za kritje vseh.