Že imate FPGA sestavljač, zakaj potrebujete Design Compiler (DC)?

[dd2001]

Že imate FPGA sestavljač, zakaj potrebujete Design Compiler (DC)?kaj je razlike?

 

[buzkiller]

DC je Osnovni sintezo FPGA Compiler za sintezo FPGA.regards, Buzkiller.

 

[SVTONY]

Can design sestavljač narediti sintezo FPGA?Mislim, če obstajajo
knjižnica celic za tiste FPGA naprave, bi lahko uporabi DC
namesto FPGA sestavljač.Jaz sem bolj familar s tradicionalnimi
skripte od grafike GUI.

 

[z81203]

To lahko storiš, vendar pa to ni dobra izbira.
DC je Osnovni vrat, FC za FPGA & EPLD
je CLB.

 

[armer]

Hvala, da si ne bo naredil!Osnovni FPGA in je sinteza je različna.
Zakaj syno & sys's Osnovni sinteza je najboljša orodja in je FPGA sestavljač ni najboljši?načelo sintezo Osnovni FPGA in je zato drugačen!

 

[shell3]

Sinteza za FPGA in Osnovni zahtevajo popolnoma drugačen algoriths.Torej sta
orodja différents.

 

[S0933263236]

Design-Compiler z FPGA knjižnici lahko storite FPGA sintezo.Toda Kakovost Izid (QoR) ni dober.Za Osnovni celici (baze), DC in Incentia lahko storite dobro delo.Za FPGA, prva izbira je Synplify Pro.<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />

 

[Lipton]

V osnovi FPGA Compiler je različica DC tweaked za sintezo FPGA.
Synopsys nikoli ne moti, da razvijejo čisto FPGA motorja.

 

[armer]

Ne verjamem, da FPGA le tweaked različico dc_compile, synopsys dejansko razvije čista FPGA motor!

 

[Lipton]

Težko je verjeti, da je isti tehniki, ki je tako dobro delo na Osnovni motor, whould kaj takega bang-up dela na FPGA.Treba je nekaj hitro Uštinuti.

 

[joe2moon]

Buzkiller pravi "DC je Osnovni sintezo FPGA Compiler je za sintezo FPGA."

Da.
Ker Osnovni sintezo končno karte za standardne celice, in je problem multi-level logic optimizacijo.
By contrast, FPGA sinteza bo zemljevid na osnovno celico (enota) posebnega arhitektura FPGA in je problem z dne
2. ravni logike optimizacijo.

Ena glavnih razlik je: skoraj vsaka standardna celica ima samo eno izhodno pristanišče (ni važno koliko vhodnih vrat te celice je), ampak je osnovna enota FPGA ponavadi je nekaj rezultatov.
Zato je najboljši algoritem za Osnovni sinteza ni ravno najboljša za FPGA.
In za NP-trd problem, ni "najboljša" rešitev, samo "optimalno" obstaja.

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Presenečen" border="0" />ps:
Seveda lahko uporabite Design Compiler, da storijo FPGA sintezo ali uporabo FPGA Compiler, da storijo Osnovni sintezo, če je vaš omejitvami (območja
in časa), zelo enostavno doseči.

 

[mami_hacky]

Nato je mogoče opravljati Fizikalne Synthesis and Optimization FPGAs za uporabo Synopsys Tools?Kaj za ASICs?

 

[kwkam]

FPGA je drugačen od Osnovni.

Znotraj FPGA, vse funkcije bloka je fiksna.V sestavljač je uporaba na poti v blok v pravico zaporedje.Obstaja razlog, zakaj potrebujemo veliko FPGA čip za izvajanje mala logika.

Za Osnovni smo veliko svobodo do zaposlitve

 

[joe2moon]

[quote = "mami_hacky"] Torej, Ali je možno izvesti Fizikalne Synthesis and Optimization FPGAs za uporabo Synopsys Tools?Kaj za ASICs? [/ Quote]

Da.Lahko uporabite fizično sintezo tehnika narediti sintezo FPGA.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Very Happy" border="0" />Pravzaprav, $ ynplicity že to zamisel v izdelek (@ mplify fizične Optimizer).

Uporaba fizičnih podatkov med optimizacijo (tj. ne logike Optimization & prikazovanje hkrati) majorly poudarkom na časovni zaprtja.
Ker se proces krčenja ali v primeru FPGA arhitektura, žica zamude raste več kot celice / vrata takoj.
Značilno je,
da je logika sintetizator ocene razmnoževanje zamuda temelji na žico obremenitve modela in žične nakladanja (in zato zamuda žico), se lahko zelo razlikuje po backend P & R orodje delaš P & R.

Da bi dosegli "časovni okvir konvergence" hitreje, ynopsys $, $ ynplicity, M (at) gama, ...teh EDA orodja venders so uvedli nov način, da to logiko optimizacijo.
Phy $ iCal sestavljač @ mplify fizičnih optimizer in Bl (at) st čipa (dobiček na osnovi sinteze) so ta orodja.

Ampak zapomni si: Phy $ iCal sestavljač še reši "Osnovni sintezo" (tj. več ravni logiki optimizacijo) težava!Ne "FPGA sintezo" (tj. dve ravni logike optimizacijo) težava!

Načrtovanje
in optimizacijo zmogljivosti za Phy $ iCal sestavljač bi bilo še vedno slabo od $ ynpilfy pro (in, seveda @ mplify) v FPGA sintezo.