Zaporedne prilagajanje ADC s bits> 12

[hung_wai_ming@hotmail.com]

Ali kdo ima izkušnje z načrtovanjem več kot 12bits SAR?
Jaz sem praske glavo, da bi to dosegli po 10 bitov.
Običajno 10bits je enostavno doseči brez veliko calibaration.
Vendar pa se ne, kot to ni enostavno.

 

[maxwellequ]

Kaj točno so problemi, ki ste se soočajo?

 

[hung_wai_ming@hotmail.com]

Moj problem je, kako oblikovati SARADC z več kot 12bits,
saj kapacitivni array neskladje je ubijanje, umerjanjem za to je težko in jaz nimam pojma, kako doseči, da tudi v simulaciji

 

[maxwellequ]

12b bi bilo treba ok brez kalibracije.Več kot 12b, kaj: 13?16b?200B?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />Kakšna je delitev, ki ga uporabljate?

 

[hung_wai_ming@hotmail.com]

Rabim 6C-Kp-6C split niz in veš, ki teče skozi 4096 korakov v prehodni simulacijo preveriti INL / DNL jemlje veliko časa in nekaj hitrejši simulator je potrebno, podobno kot HS * M * m ali Nanos, od tistih, simulatorji, to ni enostavno dobiti popolne rezultate in zato sem rekel, sploh ni dobra v simulaciji.če na drugi strani, simulirajo s sinusni signal 1kHz dobiti SNR morda dobra izbira.

Kaj storiti u za vaše ADC?Delež Let's

Ali u igral več kot 12b?Mislim 14b ali 16b, Največ 16b za SARADC, saj ni povsem uporaben za aplikacije, če je več kot 16b, jaz raje SDADC saj je veliko lažje standardizirati in primerjati 16b SARADC brez literaturah veliko govoriti o tem, kako to storiti?

Kakšno primerjalnih si naredil uporabite v vaši design?

 

[maxwellequ]

Ob "ni popolna" rezultatov v HS * M * m Nanos ali je normalno.Kaj morate storiti v teh simulatorjev je preveriti funkcionalnost.Tudi če bi zaženete natančno SPICE simulacije priti INL / DNL, bi morali storiti več monte carlo-runs.

INL / DNL je mogoče sklepati iz simulacije blokov, ki povzročajo nihanja koda prehoda ravni (zgornja meja array v vašem primeru) in, navsezadnje, od vedenjski vzorci ADC, na primer, v MATLAB.

S spoštovanjem

 

[hung_wai_ming@hotmail.com]

Ali u mislih izmenjavo design vaše izkušnje?
mislim podrobnejši opis, ker bi jaz vedno pričakujem
kdo tukaj lahko delijo design izkušnje z menoj, ne samo
površno razpravo.Veliko hvala

 

[maxwellequ]

Glede SAR ADCS, sem oblikoval do 12b.

 

[hung_wai_ming@hotmail.com]

Hej, maxwellequ

Delite z nami na bolj realno načrtovanje.
Kako si izdelajo s tem?
Vsi triki ste storili?jaz pošteno biti brez imeti srečo z deležem realno načrtovanje izkušnje z nekaterimi izmed vas tu na spletu, ne samo komentiranja vsa tista vprašanja, ki lahko imajo odgovore od knjig, tiste, ki mi je nekoristen dejansko.

Za 12b ADC, sem prišel gor z nekaj spremenljivo cikel ura za reševanje INL / DNL vprašanje med pretvorbo.

 

[hung_wai_ming@hotmail.com]

hi maxwellequ

Vsak komentar?

 

[maxwellequ]

Kaj ste prosilka so zaupne informacije

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutral" border="0" />

.Če vidim nekoga, s posebnim dvomi in vidim, da morem odgovoriti, potem jaz.Več kot to, ne morem razkriti, kot ste gotovo razumeli.

Poleg tega, če boste našli odgovore na vprašanja za posamezne knjige, zakaj si od njih zahteva, tukaj?

S spoštovanjem

 

[hung_wai_ming@hotmail.com]

Večina vprašanj, sem vprašal, niso bili zlahka odgovore od knjig, ali knjige, ki jih nimam .. haha ..
Hej, sem razkriti nekatere moje skrivnosti tukaj, ko sem design 12b SAR, sem poskušal narediti spremenljivko koklja, da imajo različne menjalnih tečajev za vsako bit.To pomaga več natančnosti.