Zaporedna načrtovanja v VHDL

[abeltyukov]

Živjo,
.

Rabim za načrtovanje vezja z uporabo 2 pozitivni robovi sproži t flip flops m / Sinkroni aktivnih visoko reset in CE.that I am given are INPUT, CLR
and CLK
and the outputs
are Q0, Q1
and RCO
.

Vložkov,
ki sem so dane INPUT, CLR
in CLK
in outpute,
se Q0, Q1
in RCO.Here's
what I so za kodo, če:Koda:

Podjetje je zaporedna

Port (INPUT: v STD_LOGIC;

CLR: v STD_LOGIC;

CLK: v STD_LOGIC;

Q0: puferska STD_LOGIC;

Q1: puferska STD_LOGIC;

RCO: ven STD_LOGIC);

end sekvenčni;Vedenjski architecture of zaporedna je

signal CE0: STD_LOGIC;

signal CE1: STD_LOGIC;začetiprocesa (CLK)

začeti

če CLK'event in CLK ='1 'potem

če CLR ='1 'potem

Q0 <='0 ';

elsif CE0 ='1 'potem

Q0 <= ni (Q0);

konca, če;

konca, če;

koncu postopka;procesa (CLK)

začeti

če CLK'event in CLK ='1 'potem

če CLR ='1 'potem

Q1 <='0 ';

elsif CE1 ='1 'potem

Q1 <= ni (Q1);

konca, če;

konca, če;

koncu postopka;

Vedenjski end;

 

[ahmedalzaabi]

CE0 in CE1 mora biti j / k ff (T FF) vhodne enačbe, vaša izjava je pravilna, jo morate dodeliti vrednosti za njih ..pogled na en projekt za enačbe ..RCO je vaše 3 do 8 dekoder izbrano izhodno ...kolikor se spomnim njenih nekaj podobnega Q0 in Q1 in vhodno ali Q0 "Q1" in input ", ker ste izbrali y0 in y7 od dekoder ..Edino kar nisem prepričan je ura omogočite stvar ..to dejansko kako sem prišel do te strani, je bil googling stvari v upanju, da najdete, kar da clock omogočite stvar je ..limme veš, če misliš, da clock_enable stvar ..Gluck

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />