zanko za pomoč pri VHDL .....

[ramz]

library IEEE;
uporaba IEEE.STD_LOGIC_1164.ALL;
uporaba IEEE.STD_LOGIC_ARITH.ALL;
uporaba IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Odstranite naslednjo izjavo knjižnico, če instantiating
---- Vse Xilinx primitivnih tega zakonika.
- knjižnica UNISIM;
- uporaba UNISIM.VComponents.all;

Podjetje je control_path_new_ver

Port (CLK: v std_logic;
rst: v std_logic;
paj: od std_logic
);

end control_path_new_ver;

architecture Behavioral of control_path_new_ver je
signal count: std_logic_vector (2 downto 0): = "000";
- signal count: std_logic_vector (2 downto 0): = "000";

začeti
proces (rst)
začeti
if (rising_edge (CLK)) then
- spremenljivka i: std_logic_vector (2 downto 0): = "000";

if (rst = '1 ') then

paj <= '0 ';

še

for i in 0-3 zanke

if (i = 0) then
paj <= '1 ';
count <= "001";

elsif (i = 1) then
paj <= '0 ';
count <= "010";

elsif (i = 2) then
paj <= '1 ';
count <= "011";

še
paj <= '1 ';
count <= "100";

end if;

end loop;

end if;

end if;

koncu postopka;end Behavioral;moči jaz raba increated vrednost i v zanki, če je v izjavi za izvedbo primerjave ..jaz tudi potreba, koliko ur r sprejeti, da so zanke izpolnjen

 

[Mad ID]

in VHDL is completed in zero time (not delta).

zanka
v VHDL se dopolni v nič časa (ne delta).
Poskusite nekaj VHDL ročno, če ne razumeš.

Uporabite lahko temp.spremenljivka "i", kot to, vendar Res ne razumem, zakaj bi rad naredil?

Obstaja veliko enostavnejši način za opis vezja hočeš, samo vprašaj.Najprej mi povej, kaj natančno je treba narediti krog

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Nasmeh" border="0" />

 

[ramz]

dejansko hočem vedeti, zanka se dela ...
ko sem pisal test napravi ..rezultatov simulacije pokazale, me le zadnji poveča vrednost za zanke ..
pravzaprav za vse zanke reči i = 0-5 ..Koliko ura ciklov requied za opravljanje teDodano po 2 minutah:tudi jaz bi rad vedel ....

ko se zanka začne ..torej i = 0, hočem, da uporabi to vrednost za primerjavo, če v izjavi ..
npr: if (i = 0) potem to ...

elsif (i = 1) do tega ..in tako naprej

 

[Mad ID]

ramz wrote:ko sem pisal test napravi ..
rezultatov simulacije pokazale, me le zadnji poveča vrednost za zanke ..

 

[FVM]

Uporabite števec, če nameravate ustvarila stroj stanju.

Code:

signal counter: nepodpisani (1 donwto 0);

...

if (rst = '1 ') then

counter <= "00";

še

counter <= counter 1;

Če counter = 0 potem

...

 

[honeyleabe]

imam tudi to vprašati.
hočem output array 12.345 in to zanko.
kako moči delam to?
hvala