Zakaj se glasi CLK ne morejo brati vse podatke?

S

staraimm

Guest
halo, kdo sem napisal verilog kodo, kot sledi.

modul test (inclk, inclr, indata, outclk, outclr, outdata);
input inclk, inclr, outclk, outclr;
input [7:0] indata;
izhod [7:0] outdata;

reg [7:0] mem [0:31]
reg [4:0] memcnt;

Vedno @ (posedge inclk ali inclr negedge)
začeti
if (! inclr)
memcnt <= 0;
še
memcnt <= memcnt 1;
konec

Vedno @ (posedge inclk)
začeti
mem [memcnt] <= indata;
konec

reg [4:0] rdcnt;

Vedno @ (posedge outclk ali outclr negedge)
začeti
if (! outclr)
rdcnt <= 0;
še
rdcnt <= rdcnt 1;
konec

dodeliti outdata = mem [rdcnt];

endmodule

Predpostavimo inclk okoli 15MHz, in outclk okoli 10MHz.I zbirajo z oznako različico spletnega QuartusII.Toda v prvih 8 uro, jaz ne morem dobiti pravilnih podatkov o avtobusu.Ali lahko vsakdo povej mi, zakaj?Hvala.

 
I zbira kodo z qu (at) rtus.In sem rabil vala, ne testbench.

 
Lahko se lahko objavljajo slike ur valovne oblike potem!

 
Vala, je priloženo.Hočem vedeti, zakaj vrednost med "02" in "04" se "00"?Mislim, da mora biti vrednost "03".
Oprostite, toda morate prijavo na ogled te priloge

 
Strinjam se s svojim "03" pričakovanja.Ne vidim nobene očitne pojasnila.Mogoče sintezo ni zgodilo pravilno, ali morda vaš simulator je pokvarjen.

Katere vrste FPGA / CPLD je to?Morda nekdo drug ne more začeti to za vas (nimam Al.tera orodij).Deluje globe v Xilinx.Tukaj je Spartan-3 po progi s simulacijo.
Oprostite, toda morate prijavo na ogled te priloge

 
Sem rabil od FPGA Altera: EP1C12Q240C8.Poskušal sem serveral čas, in ugotovila, včasih je dober rezultat, vendar včasih ne.Hvala lepa.

 

Welcome to EDABoard.com

Sponsor

Back
Top