S
staraimm
Guest
halo, kdo sem napisal verilog kodo, kot sledi.
modul test (inclk, inclr, indata, outclk, outclr, outdata);
input inclk, inclr, outclk, outclr;
input [7:0] indata;
izhod [7:0] outdata;
reg [7:0] mem [0:31]
reg [4:0] memcnt;
Vedno @ (posedge inclk ali inclr negedge)
začeti
if (! inclr)
memcnt <= 0;
še
memcnt <= memcnt 1;
konec
Vedno @ (posedge inclk)
začeti
mem [memcnt] <= indata;
konec
reg [4:0] rdcnt;
Vedno @ (posedge outclk ali outclr negedge)
začeti
if (! outclr)
rdcnt <= 0;
še
rdcnt <= rdcnt 1;
konec
dodeliti outdata = mem [rdcnt];
endmodule
Predpostavimo inclk okoli 15MHz, in outclk okoli 10MHz.I zbirajo z oznako različico spletnega QuartusII.Toda v prvih 8 uro, jaz ne morem dobiti pravilnih podatkov o avtobusu.Ali lahko vsakdo povej mi, zakaj?Hvala.
modul test (inclk, inclr, indata, outclk, outclr, outdata);
input inclk, inclr, outclk, outclr;
input [7:0] indata;
izhod [7:0] outdata;
reg [7:0] mem [0:31]
reg [4:0] memcnt;
Vedno @ (posedge inclk ali inclr negedge)
začeti
if (! inclr)
memcnt <= 0;
še
memcnt <= memcnt 1;
konec
Vedno @ (posedge inclk)
začeti
mem [memcnt] <= indata;
konec
reg [4:0] rdcnt;
Vedno @ (posedge outclk ali outclr negedge)
začeti
if (! outclr)
rdcnt <= 0;
še
rdcnt <= rdcnt 1;
konec
dodeliti outdata = mem [rdcnt];
endmodule
Predpostavimo inclk okoli 15MHz, in outclk okoli 10MHz.I zbirajo z oznako različico spletnega QuartusII.Toda v prvih 8 uro, jaz ne morem dobiti pravilnih podatkov o avtobusu.Ali lahko vsakdo povej mi, zakaj?Hvala.