Zakaj logična vrata ne delujejo v te kode?

[priyaphule]

Pozdravljeni, imam razvijati tudi testno desko za CPLD xc95288xl zdaj, ko sem z uporabo standardnih vrat kodo subjekt ANDTEST je Port v std_logic; B: v std_logic; Y: od std_logic); konec ANDTEST, arhitektura Vedenjska za ANDTEST je SIGNAL YTEST: std_logic; začne proces (A, B) BEGIN YTEST

 

[brmadhukar]

če je vaš prispevek primeren simulacija je pravilno, morate dobiti ustrezne proizvodnje. preverite strojno opremo, prav tako (je neg logika?) V 7,1 izgleda nekaj osnovnih vrata niso pravilno izvajali pls me obvesti, če se pojavi okoli problema.

 

[echo47]

Podobno razpravo. Glej Xilinx povezavo. http://www.edaboard.com/viewtopic.php?t=125334

 

[wolfheart_2001]

FPGA dont vozite veliko toka, tako če ur vodil sveti svetlo njegov zelo pričakovano u razveljavilo cathod namesto anode, tako da se obrne ur vodi in u bodo dobili pravilno obnašanje in vrata (samo paziti, da povezavo primeren upor v Serija z LED) srečo