wire_load

[cloudsuns]

Živjo, vsem
kakšno vrednost je treba nastaviti na wire_load v ,18 procesa (tsmc)

 

[melonpy]

Lahko mi dali bolj podrobno opis pa svoje vprašanje?

 

[ic_design]

V wire_load je treba določiti na podlagi velikosti (vrata v zasnovo) v čipu in knjižnico.

 

[zyphor]

Zakaj ne poskusite fizično prevajalnik, da bi se izognili tej arguelessness vprašanje?

 

[petloid]

Dobro pravilo palca je za ocenjeno wirecap na fanout biti isti kot vhodne vrata pokrov od največjih inverter z enim samim P in N tranzistor.Če ste dobili veliko vratih, ali pa so preprosto previdne, lahko povečanje te vrednosti, ki jih povem 50%.
-Graham

 

[linuxluo]

živjo,
dont poskusiti oceniti wireload pod 0.18um, z uporabo računalnika

 

[zyphor]

Strinjam se, pod ,18 realnem okolju, je treba šteti za zamudo izračuna.Če še vedno uporabljate DC, vaš konvergence cikel se bo povečala, in veliko veliko nekoristno pufer, inverter bodo uvedle.

 

[cnspy]

Potem katere eda orodja je treba uporabiti v <,18 design?

 

[zyphor]

Phsical sestavljač