Vprašanje: stabilno fazo napake na PLL

[Danielye]

V klasični teoriji PLL je steay fazi napake je odvisna od zanke dobiček (K), in začetne frequecy napaka (Δf).Vendar pa se lahko stalno fazo napake na PLL SETTABLE biti sami?Če hočem stalno fazo napak, ki jih je treba 100us po zaklenjena, kar pomeni, da je čas izravnavo med narašča rob vhodnih referenčnih in da povratno informacijo signal razdeli iz VCO,
Kako oblikovati strukturo v PLL.

Thanks in advance!

 

[strabush]

Če imate integrator v zanki filter (in integrator lahko tudi sedanja dajatev črpalka nakladanja je kondenzator), potem je po definiciji v fazi PLL napaka nič.
Če dodate DC izravnajo z integratorjem, bo to vzrok za enakovredno natančno fazo napako v PLL zanka, da se popravi injiciranega izravnavo, ki je, kar ste prosili.

 

[Danielye]

strabush, hvala lepa.
Ampak, kako to dodati nastavljiv DC izravnajo z integratorjem?

Ni idealno intergrators, tako stalno fazo napake ne more biti nič za dolgo časa.Sem zmedena, da kako narediti izhodnega signala Harmonizovati na referenčno input (nič fazi napake).

Če digitalni filter se uporablja za loop filter, bi bilo idealno intergrator treba izvajati?

 

[biff44]

Ne mešaj v dveh temah.Vsaka faza zaklenjena zanka z integratorjem v zanki filter je sposoben nič fazi napake in fazo zaklenjena zanka brez integrator v zanki filter je obsojeno na statično fazo napako, obseg, ki je povezana z odprto zanko dobiček.

Kaj želite, da se somethng drugačen.Nekje v vašem sistemu, je faza detektorja.Naj nas prevzame je standard "polnjenje črpalke" slog.Pri tej vrsti, trenutna impulzov pride ven, če je faza vodi, in - tekoči impulzov pride ven, če je faza laging (jaz bi to nazaj).Ideja je, da črpalka, navzgor ali navzdol napetost čez kondenzator s ali - tekoče impulzi.Če na strani črpalke, ki jo uvede pristranskosti sedanjega,
recimo 100 microamps, potem faza zaklenjena zanka bo Iskrenuti svoje faze, tako da popravku -100 microamps trenutnih impulzov proizvaja.To se bo nadaljevalo v nedogled, in vaša faza bo sedeti tam z izravnavo.Žal, ne bo dovolj širok sedanje impulzi prihajajo iz faze detektor, ki bo nato v RF Stresano sidetones večjih razsežnosti na Naponski upravljani oscilator.Če lahko živi s temi RF ostruge, ste končali.Če ne, boste morali bolj zapleten sistem ...

 

[Danielye]

To je posebna PLL.Obstajata dve referenčni vložkov z različnimi fazi.

prvič, ouput signal mora Harmonizovati do ene referenčne input brez stalnih fazi erro.

V nekaterih pogoj je sinhroniziran reference izgubljeni, in PLL mora preklopiti na drugo referenčno vrednost.Bistvo je, da je faza izhodnega signala morajo imeti isto izgubljeni reference,
medtem ko frekvenca sinhronizira z drugo referenco.

Da se omogoči izvajanje tega sistema, različne faze v dveh referenčnih bo treba oceniti.Kadar gre za preklapljanje referenčno se PLL lahko držite to fazo razlika.To je razlog, zakaj hočem stalno fazo napaka lahko nastavljivi.

Bi vas vljudno zagotoviti nekatere predloge arhitekture te vrste PLL.

 

[biff44]

Jaz ne mislim, da je mogoče storiti.Če
2. reference (za eno, ki je vedno tam) ni ravno enako frekvenco kot prvo referenčno (tisti, ki gre stran), boste imeli spreminjajoče faze napaka s časom povečuje.Ko je prvo referenčno izgine, se PLL lahko zaklenete na
2. reference, vendar bo hitro doseganje koli fazi razlika in pogostnost razlika imparted z
2. reference.Preprosto dodajanje fazi izravna z odklenjena
2. reference ne bo pomagalo nič, razen v zelo kratkem obdobju (sto milisekund morda).

Also, prehajamo na PLL od prvega do drugega reference ni enostavno narediti brez možnosti za impulz zdrsa,
itd
Če bi bil to, bi namesto tega imajo
1. Referenčna voziti PLL za zaklepanje
2. sklic nanj.Jaz bi potem zaklepanje izhodno VCO samo za
2. reference.Ko je
1. Referenčna ode bi onemogočili dajatev črpalka z referenčno PLL in pustite
2. reference prosto teči, dokler se
1. Referenčna vrne.Morda boste morali zelo majhno puščanje op amp in polistirenom kondenzatorjev, da je napetost (in seveda zelo dolgo časovno konstanto reference PLL), ali neke vrste vzorca in drži vezje.Ni vedela, vaš sistem zahtev, lahko to ali ni izvedljivo, vendar bi se moji prvi poskusi na rešitev.Dodano po 4 minutah:Also, tip PLL čip, ki ga uporabljate, je zelo pomembno.Sem, žal, ugotovil, da večino "frakcijsko N" PLL čipi zelo Nemilostiv kakršno koli motenj, ne glede na to, kako kratko, z referenčno uro!Nekaj gre neredu notranjost frakcionirne del čip, ki zahteva številne reference taktne impulze za ponastavitev, pogosto prisili ogromen skok v VCO frekvenco kot "dogodek" zgodi.

 

[Danielye]

Želim uporabljati EPLD ali FPGA za izvajanje PLL.
Faza detektor je JK flipflop, in zelo visoko frekvenco ure se uporablja za preprečevanje impulz iz PD.Nato se faze napako bo treba kvantificirati.

Digitalni filter je filter, dosežene kot zanka, in je zaradi krme za DAC za nadzor VCXO.

Moje vprašanje je, kako to design digitalni filter dobiti nič stabilno fazo napako?
Je idealen integrator samo stvar moram narediti?

 

[biff44]

Nisi rekel, kaj tip fazi napake poskušate odpraviti (napak iz faze korak perturbacija faza priključek, Dopplerjev premik frekvence, itd.)Ob predpostavki, da je najpreprostejši primer, ki bi radi v stanju dinamičnega ravnovesja fazi napako treba nič dolgo po korak funkcijo perturbacija: Ključ do imajo teoretično stanju dinamičnega ravnovesja fazi napaka je, da imajo vsaj eno čist integrator v zanki filter.Tukaj imaš "tip 1" sistema (teorija kontrole Žargon), kjer je stanju dinamičnega ravnovesja fazi napake na korak vnosa nič.Toda stvari niso tako enostavno.Imate digitalni sistem izračuna, da je potreben nadzor napetosti (z nekaj malega Odsijecanje napaka), in vire, da število do DAC s končnim številom bitov resolucije.Neizogibno je, da je točna napetost VCO potrebe naenkrat bo nekje med razpolago dve napetosti, ki so eden LSB narazen.Torej, kaj se bo zgodilo, da je faza napaki bo počasi oblikuje sawtooth funkcije, kjer je faza je prenizka in DAC premakne enega LSB in analogni filter v VCXO rampe do oscilator
v fazi vs čas.Sčasoma je faza v VCXO bo postal prevelik, in DAC bo ene LSB in analogni filter bo priključek na VCXO faze navzdol v primerjavi s časom.To se bo zgodilo, znova in znova vedno, skupaj s kakršnimi koli hrupa perturbations da PLL skuša čiščenje.

Torej, 95% za fazo napaki se lahko očistijo z uporabo najmanj ene integrator v zanki filter (na integrator lahko aritmetičnim, kot gor / dol register itd.)Drugo 5%, bo Kvantizacija napake.

Na višjih frekvencah, je lahko nekaj vrat nemudoma različic, transmission line razdalje itd, da dodate tudi majhne napake stanju dinamičnega ravnovesja za celo vrsto enega sistema.