S
Sebe
Guest
Halo vsi,
Imam SpartanII XC2S200 FPGA odbor, ki ga proizvaja h ** p: / / www.digilentinc.com/
z naslednjimi
Dve 1A regulatorjem napetosti (3.3V in 2.5V)
50 MHz socketed oscilator
Vzporedni JTAG / EPP pristanišču
Na krovu 2-žične serijskega vmesnika
Šest širitev konektorji
LED / pushbutton na krovu
Ladje s programiranjem in napajalni kabel
Moje vprašanje je samo to:
Jaz sem poskušal pridobiti Časovni modul z deljenjem pod 50 MHz signal.I uporabo vzporedne delilniki pridobiti nekaj različnih signalov.V nadaljevanju je čas zamude, lahko pridobijo z deljenjem 50 MHz signal.
25000000 Hz 0,00000004 e
12500000 Hz 0,00000008 e
6250000 Hz 0,00000016 e
3125000 Hz 0,00000032 e
1562500 Hz 0,00000064 e
781.250 Hz 0,00000128 e
390.625 Hz 0,00000256 e
195312,5 Hz 0,00000512 e
97656,25 Hz 0,00001024 e
48828.125 Hz 0,00002048 e
24414,0625 Hz 0,00004096 e
12207,03125 Hz 0,00008192 e
6103,515625 Hz 0,00016384 e
3051,757813 Hz 0,00032768 e
1525,878906 Hz 0,00065536 e
762,9394531 Hz 0,00131072 e
381,4697266 Hz 0,00262144 e
190,7348633 Hz 0,00524288 e
95,36743164 Hz 0,01048576 e
47,68371582 Hz 0,02097152 e
23,84185791 Hz 0,04194304 e
11,92092896 Hz 0,08388608 e
2,980232239 Hz 0,33554432 e
1,490116119 Hz 0,67108864 e
0,74505806 Hz 1,34217728 e
0,37252903 Hz 2,68435456 e
0,186264515 Hz 5,36870912 e
0,093132257 Hz 10,73741824 e
0,046566129 Hz 21,47483648 e
0,023283064 Hz 42,94967296 e
0,011641532 Hz 85,89934592 e
0,005820766 Hz 171,7986918 e
0,002910383 Hz 343,5973837 e
0,001455192 Hz 687,1947674 eProblem sem se srečuje, je, da ko sem poskusil pridobiti določene časovne zamude, I nadaljnje štetje krat prikazano zgoraj.Za primer, da dobi 1,5 drugi časovni zamik I count signala 11,92092896 Hz (0,08388608 e) 18-krat.Vendar ne morem actullay dobili časovne zamude, kakor sem pričakoval.Se zdi, da ni problem v moji načrtovanja.I shematskimi uporabo modela.
Zanima me, če ima kdo stori podobno delo in našla rešitev za to težavo.Vsaka ideja je Desing Wellcome bodisi shematskimi ali v VHDL.
Najlepša hvala vnaprej za vašo pomoč.
Sebe
Imam SpartanII XC2S200 FPGA odbor, ki ga proizvaja h ** p: / / www.digilentinc.com/
z naslednjimi
Dve 1A regulatorjem napetosti (3.3V in 2.5V)
50 MHz socketed oscilator
Vzporedni JTAG / EPP pristanišču
Na krovu 2-žične serijskega vmesnika
Šest širitev konektorji
LED / pushbutton na krovu
Ladje s programiranjem in napajalni kabel
Moje vprašanje je samo to:
Jaz sem poskušal pridobiti Časovni modul z deljenjem pod 50 MHz signal.I uporabo vzporedne delilniki pridobiti nekaj različnih signalov.V nadaljevanju je čas zamude, lahko pridobijo z deljenjem 50 MHz signal.
25000000 Hz 0,00000004 e
12500000 Hz 0,00000008 e
6250000 Hz 0,00000016 e
3125000 Hz 0,00000032 e
1562500 Hz 0,00000064 e
781.250 Hz 0,00000128 e
390.625 Hz 0,00000256 e
195312,5 Hz 0,00000512 e
97656,25 Hz 0,00001024 e
48828.125 Hz 0,00002048 e
24414,0625 Hz 0,00004096 e
12207,03125 Hz 0,00008192 e
6103,515625 Hz 0,00016384 e
3051,757813 Hz 0,00032768 e
1525,878906 Hz 0,00065536 e
762,9394531 Hz 0,00131072 e
381,4697266 Hz 0,00262144 e
190,7348633 Hz 0,00524288 e
95,36743164 Hz 0,01048576 e
47,68371582 Hz 0,02097152 e
23,84185791 Hz 0,04194304 e
11,92092896 Hz 0,08388608 e
2,980232239 Hz 0,33554432 e
1,490116119 Hz 0,67108864 e
0,74505806 Hz 1,34217728 e
0,37252903 Hz 2,68435456 e
0,186264515 Hz 5,36870912 e
0,093132257 Hz 10,73741824 e
0,046566129 Hz 21,47483648 e
0,023283064 Hz 42,94967296 e
0,011641532 Hz 85,89934592 e
0,005820766 Hz 171,7986918 e
0,002910383 Hz 343,5973837 e
0,001455192 Hz 687,1947674 eProblem sem se srečuje, je, da ko sem poskusil pridobiti določene časovne zamude, I nadaljnje štetje krat prikazano zgoraj.Za primer, da dobi 1,5 drugi časovni zamik I count signala 11,92092896 Hz (0,08388608 e) 18-krat.Vendar ne morem actullay dobili časovne zamude, kakor sem pričakoval.Se zdi, da ni problem v moji načrtovanja.I shematskimi uporabo modela.
Zanima me, če ima kdo stori podobno delo in našla rešitev za to težavo.Vsaka ideja je Desing Wellcome bodisi shematskimi ali v VHDL.
Najlepša hvala vnaprej za vašo pomoč.
Sebe